_primary.vhd

来自「这是一个在Fusion系列的AFS600的FPGA」· VHDL 代码 · 共 10 行

library verilog;
use verilog.vl_types.all;
entity stimulus is
    port(
        top_clk48m      : out    vl_logic;
        top_reset       : out    vl_logic;
        p_count         : out    vl_logic
    );
end stimulus;