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library verilog;use verilog.vl_types.all;entity TOP_FPGA is port( top_clk48m : in vl_logic; top_reset : in vl_logic; pp1o : out vl_logic_vector(7 downto 0); pp2o : out vl_logic_vector(2 downto 0); p_count : in vl_logic );end TOP_FPGA;
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