my_and.v

来自「此实验例程适用于Actel Flash架构的ProASIC3/E系列FPGA」· Verilog 代码 · 共 21 行

`timescale 1 ns/100 ps
// Version: 8.5 8.5.0.34


module my_and(
       A,
       B,
       Y
    );
input  A;
input  B;
output Y;

    wire GND_net, VCC_net;
    
    VCC VCC (.Y(VCC_net));
    GND GND (.Y(GND_net));
    AND2 AND2_0 (.A(A), .B(B), .Y(Y));
    
endmodule