📄 vga.sim.rpt
字号:
; |VGA|CC1[3] ; |VGA|CC1[3] ; pin_out ;
; |VGA|CC1[4] ; |VGA|CC1[4] ; pin_out ;
; |VGA|LL1[0] ; |VGA|LL1[0] ; pin_out ;
; |VGA|LL1[1] ; |VGA|LL1[1] ; pin_out ;
; |VGA|LL1[2] ; |VGA|LL1[2] ; pin_out ;
; |VGA|LL1[3] ; |VGA|LL1[3] ; pin_out ;
; |VGA|LL1[4] ; |VGA|LL1[4] ; pin_out ;
; |VGA|LL1[5] ; |VGA|LL1[5] ; pin_out ;
; |VGA|LL1[6] ; |VGA|LL1[6] ; pin_out ;
; |VGA|LL1[7] ; |VGA|LL1[7] ; pin_out ;
; |VGA|LL1[8] ; |VGA|LL1[8] ; pin_out ;
; |VGA|LessThan0~20 ; |VGA|LessThan0~20 ; out0 ;
; |VGA|LessThan1~36 ; |VGA|LessThan1~36 ; out0 ;
; |VGA|LessThan1~37 ; |VGA|LessThan1~37 ; out0 ;
; |VGA|LessThan1~38 ; |VGA|LessThan1~38 ; out0 ;
; |VGA|LessThan2~20 ; |VGA|LessThan2~20 ; out0 ;
; |VGA|LessThan2~21 ; |VGA|LessThan2~21 ; out0 ;
; |VGA|LessThan2~22 ; |VGA|LessThan2~22 ; out0 ;
; |VGA|LessThan2~23 ; |VGA|LessThan2~23 ; out0 ;
; |VGA|LessThan2~24 ; |VGA|LessThan2~24 ; out0 ;
; |VGA|LessThan3~20 ; |VGA|LessThan3~20 ; out0 ;
; |VGA|LessThan3~21 ; |VGA|LessThan3~21 ; out0 ;
; |VGA|LessThan3~22 ; |VGA|LessThan3~22 ; out0 ;
; |VGA|LessThan3~23 ; |VGA|LessThan3~23 ; out0 ;
; |VGA|LessThan4~20 ; |VGA|LessThan4~20 ; out0 ;
; |VGA|LessThan4~21 ; |VGA|LessThan4~21 ; out0 ;
; |VGA|LessThan4~22 ; |VGA|LessThan4~22 ; out0 ;
; |VGA|LessThan4~23 ; |VGA|LessThan4~23 ; out0 ;
; |VGA|LessThan4~24 ; |VGA|LessThan4~24 ; out0 ;
; |VGA|LessThan5~20 ; |VGA|LessThan5~20 ; out0 ;
; |VGA|LessThan5~21 ; |VGA|LessThan5~21 ; out0 ;
; |VGA|LessThan5~22 ; |VGA|LessThan5~22 ; out0 ;
; |VGA|LessThan5~23 ; |VGA|LessThan5~23 ; out0 ;
; |VGA|LessThan5~24 ; |VGA|LessThan5~24 ; out0 ;
; |VGA|LessThan5~25 ; |VGA|LessThan5~25 ; out0 ;
; |VGA|LessThan6~20 ; |VGA|LessThan6~20 ; out0 ;
; |VGA|LessThan6~21 ; |VGA|LessThan6~21 ; out0 ;
; |VGA|LessThan6~22 ; |VGA|LessThan6~22 ; out0 ;
; |VGA|LessThan6~23 ; |VGA|LessThan6~23 ; out0 ;
; |VGA|LessThan6~24 ; |VGA|LessThan6~24 ; out0 ;
; |VGA|LessThan6~25 ; |VGA|LessThan6~25 ; out0 ;
; |VGA|LessThan6~26 ; |VGA|LessThan6~26 ; out0 ;
; |VGA|LessThan7~20 ; |VGA|LessThan7~20 ; out0 ;
; |VGA|LessThan7~21 ; |VGA|LessThan7~21 ; out0 ;
; |VGA|LessThan7~22 ; |VGA|LessThan7~22 ; out0 ;
; |VGA|LessThan7~23 ; |VGA|LessThan7~23 ; out0 ;
; |VGA|LessThan8~20 ; |VGA|LessThan8~20 ; out0 ;
; |VGA|LessThan8~21 ; |VGA|LessThan8~21 ; out0 ;
; |VGA|LessThan8~22 ; |VGA|LessThan8~22 ; out0 ;
; |VGA|LessThan8~23 ; |VGA|LessThan8~23 ; out0 ;
; |VGA|LessThan8~24 ; |VGA|LessThan8~24 ; out0 ;
; |VGA|LessThan8~25 ; |VGA|LessThan8~25 ; out0 ;
; |VGA|LessThan9~36 ; |VGA|LessThan9~36 ; out0 ;
; |VGA|LessThan9~37 ; |VGA|LessThan9~37 ; out0 ;
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; |VGA|LessThan9~40 ; |VGA|LessThan9~40 ; out0 ;
; |VGA|LessThan9~41 ; |VGA|LessThan9~41 ; out0 ;
; |VGA|LessThan9~42 ; |VGA|LessThan9~42 ; out0 ;
; |VGA|LessThan9~43 ; |VGA|LessThan9~43 ; out0 ;
; |VGA|LessThan9~44 ; |VGA|LessThan9~44 ; out0 ;
; |VGA|LessThan10~36 ; |VGA|LessThan10~36 ; out0 ;
; |VGA|LessThan10~37 ; |VGA|LessThan10~37 ; out0 ;
; |VGA|LessThan10~38 ; |VGA|LessThan10~38 ; out0 ;
; |VGA|LessThan10~39 ; |VGA|LessThan10~39 ; out0 ;
; |VGA|LessThan10~40 ; |VGA|LessThan10~40 ; out0 ;
; |VGA|LessThan10~41 ; |VGA|LessThan10~41 ; out0 ;
; |VGA|LessThan10~42 ; |VGA|LessThan10~42 ; out0 ;
; |VGA|LessThan10~43 ; |VGA|LessThan10~43 ; out0 ;
; |VGA|LessThan11~36 ; |VGA|LessThan11~36 ; out0 ;
; |VGA|LessThan11~37 ; |VGA|LessThan11~37 ; out0 ;
; |VGA|LessThan11~38 ; |VGA|LessThan11~38 ; out0 ;
; |VGA|LessThan11~39 ; |VGA|LessThan11~39 ; out0 ;
; |VGA|LessThan11~40 ; |VGA|LessThan11~40 ; out0 ;
; |VGA|LessThan11~41 ; |VGA|LessThan11~41 ; out0 ;
; |VGA|LessThan11~42 ; |VGA|LessThan11~42 ; out0 ;
; |VGA|LessThan11~43 ; |VGA|LessThan11~43 ; out0 ;
; |VGA|LessThan11~44 ; |VGA|LessThan11~44 ; out0 ;
; |VGA|LessThan12~36 ; |VGA|LessThan12~36 ; out0 ;
; |VGA|LessThan12~37 ; |VGA|LessThan12~37 ; out0 ;
; |VGA|LessThan12~38 ; |VGA|LessThan12~38 ; out0 ;
; |VGA|LessThan12~39 ; |VGA|LessThan12~39 ; out0 ;
; |VGA|LessThan12~40 ; |VGA|LessThan12~40 ; out0 ;
; |VGA|LessThan12~41 ; |VGA|LessThan12~41 ; out0 ;
; |VGA|LessThan12~42 ; |VGA|LessThan12~42 ; out0 ;
; |VGA|LessThan13~36 ; |VGA|LessThan13~36 ; out0 ;
; |VGA|LessThan13~37 ; |VGA|LessThan13~37 ; out0 ;
; |VGA|LessThan13~38 ; |VGA|LessThan13~38 ; out0 ;
; |VGA|LessThan13~39 ; |VGA|LessThan13~39 ; out0 ;
; |VGA|LessThan13~40 ; |VGA|LessThan13~40 ; out0 ;
; |VGA|LessThan13~41 ; |VGA|LessThan13~41 ; out0 ;
; |VGA|LessThan13~42 ; |VGA|LessThan13~42 ; out0 ;
; |VGA|LessThan13~43 ; |VGA|LessThan13~43 ; out0 ;
; |VGA|LessThan13~44 ; |VGA|LessThan13~44 ; out0 ;
; |VGA|LessThan14~36 ; |VGA|LessThan14~36 ; out0 ;
; |VGA|LessThan14~37 ; |VGA|LessThan14~37 ; out0 ;
; |VGA|LessThan14~38 ; |VGA|LessThan14~38 ; out0 ;
; |VGA|LessThan14~39 ; |VGA|LessThan14~39 ; out0 ;
; |VGA|LessThan14~40 ; |VGA|LessThan14~40 ; out0 ;
; |VGA|LessThan14~41 ; |VGA|LessThan14~41 ; out0 ;
; |VGA|LessThan14~42 ; |VGA|LessThan14~42 ; out0 ;
; |VGA|LessThan14~43 ; |VGA|LessThan14~43 ; out0 ;
; |VGA|LessThan15~36 ; |VGA|LessThan15~36 ; out0 ;
; |VGA|LessThan15~37 ; |VGA|LessThan15~37 ; out0 ;
; |VGA|LessThan15~38 ; |VGA|LessThan15~38 ; out0 ;
; |VGA|LessThan15~39 ; |VGA|LessThan15~39 ; out0 ;
; |VGA|LessThan15~40 ; |VGA|LessThan15~40 ; out0 ;
; |VGA|LessThan15~41 ; |VGA|LessThan15~41 ; out0 ;
; |VGA|LessThan15~42 ; |VGA|LessThan15~42 ; out0 ;
; |VGA|LessThan15~43 ; |VGA|LessThan15~43 ; out0 ;
; |VGA|LessThan15~44 ; |VGA|LessThan15~44 ; out0 ;
; |VGA|Add1~20 ; |VGA|Add1~20 ; out0 ;
; |VGA|Add1~21 ; |VGA|Add1~21 ; out0 ;
; |VGA|Add1~22 ; |VGA|Add1~22 ; out0 ;
; |VGA|Add1~23 ; |VGA|Add1~23 ; out0 ;
; |VGA|Add1~24 ; |VGA|Add1~24 ; out0 ;
; |VGA|Add2~25 ; |VGA|Add2~25 ; out0 ;
; |VGA|Add2~26 ; |VGA|Add2~26 ; out0 ;
; |VGA|Add2~27 ; |VGA|Add2~27 ; out0 ;
; |VGA|Add2~28 ; |VGA|Add2~28 ; out0 ;
; |VGA|Add2~29 ; |VGA|Add2~29 ; out0 ;
; |VGA|Add2~30 ; |VGA|Add2~30 ; out0 ;
; |VGA|Add2~31 ; |VGA|Add2~31 ; out0 ;
; |VGA|Add3~45 ; |VGA|Add3~45 ; out0 ;
; |VGA|Add3~46 ; |VGA|Add3~46 ; out0 ;
; |VGA|Add3~47 ; |VGA|Add3~47 ; out0 ;
; |VGA|Add3~48 ; |VGA|Add3~48 ; out0 ;
; |VGA|Add3~49 ; |VGA|Add3~49 ; out0 ;
; |VGA|Add3~50 ; |VGA|Add3~50 ; out0 ;
; |VGA|Add3~51 ; |VGA|Add3~51 ; out0 ;
; |VGA|Add3~52 ; |VGA|Add3~52 ; out0 ;
; |VGA|Add3~53 ; |VGA|Add3~53 ; out0 ;
; |VGA|Add3~54 ; |VGA|Add3~54 ; out0 ;
; |VGA|Add3~55 ; |VGA|Add3~55 ; out0 ;
; |VGA|Add3~56 ; |VGA|Add3~56 ; out0 ;
; |VGA|Add3~57 ; |VGA|Add3~57 ; out0 ;
; |VGA|Add3~58 ; |VGA|Add3~58 ; out0 ;
; |VGA|Add3~59 ; |VGA|Add3~59 ; out0 ;
; |VGA|Equal3~6 ; |VGA|Equal3~6 ; out0 ;
; |VGA|Equal4~7 ; |VGA|Equal4~7 ; out0 ;
; |VGA|Equal5~11 ; |VGA|Equal5~11 ; out0 ;
+--------------------+--------------------+------------------+
The following table displays output ports that do not toggle to 1 during simulation.
+-----------------------------------------------------+
; Missing 1-Value Coverage ;
+---------------+------------------+------------------+
; Node Name ; Output Port Name ; Output Port Type ;
+---------------+------------------+------------------+
; |VGA|MMD~1 ; |VGA|MMD~1 ; out ;
; |VGA|GRBP~3 ; |VGA|GRBP~3 ; out ;
; |VGA|GRBP~4 ; |VGA|GRBP~4 ; out ;
; |VGA|GRBP~5 ; |VGA|GRBP~5 ; out ;
; |VGA|MMD[1] ; |VGA|MMD[1] ; regout ;
; |VGA|MD ; |VGA|MD ; out ;
; |VGA|Equal0~3 ; |VGA|Equal0~3 ; out0 ;
; |VGA|Equal2~3 ; |VGA|Equal2~3 ; out0 ;
+---------------+------------------+------------------+
The following table displays output ports that do not toggle to 0 during simulation.
+-----------------------------------------------------+
; Missing 0-Value Coverage ;
+---------------+------------------+------------------+
; Node Name ; Output Port Name ; Output Port Type ;
+---------------+------------------+------------------+
; |VGA|MMD~0 ; |VGA|MMD~0 ; out ;
; |VGA|GRBP~3 ; |VGA|GRBP~3 ; out ;
; |VGA|GRBP~4 ; |VGA|GRBP~4 ; out ;
; |VGA|GRBP~5 ; |VGA|GRBP~5 ; out ;
; |VGA|MMD[0] ; |VGA|MMD[0] ; regout ;
; |VGA|MMD[1] ; |VGA|MMD[1] ; regout ;
; |VGA|Add0~10 ; |VGA|Add0~10 ; out0 ;
; |VGA|Equal1~3 ; |VGA|Equal1~3 ; out0 ;
; |VGA|Equal2~3 ; |VGA|Equal2~3 ; out0 ;
+---------------+------------------+------------------+
+---------------------+
; Simulator INI Usage ;
+--------+------------+
; Option ; Usage ;
+--------+------------+
+--------------------+
; Simulator Messages ;
+--------------------+
Info: *******************************************************************
Info: Running Quartus II Simulator
Info: Version 8.0 Build 215 05/29/2008 SJ Full Version
Info: Processing started: Fri Mar 20 13:53:24 2009
Info: Command: quartus_sim --read_settings_files=on --write_settings_files=off VGA -c VGA
Info: Using vector source file "D:/fpga.vhdl.scnu/VGA/VGA.vwf"
Info: Option to preserve fewer signal transitions to reduce memory requirements is enabled
Info: Simulation has been partitioned into sub-simulations according to the maximum transition count determined by the engine. Transitions from memory will be flushed out to disk at the end of each sub-simulation to reduce memory requirements.
Info: Simulation partitioned into 1 sub-simulations
Info: Simulation coverage is 95.20 %
Info: Number of transitions in simulation is 7758493
Info: Quartus II Simulator was successful. 0 errors, 0 warnings
Info: Peak virtual memory: 108 megabytes
Info: Processing ended: Fri Mar 20 14:00:47 2009
Info: Elapsed time: 00:07:23
Info: Total CPU time (on all processors): 00:07:19
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