bcd.hier_info

FPGA开发板配套Verilog HDL代码。芯片为Mars EP1C6F。是基础实验的源码。包括加法器、减法器、乘法器、多路选择器等。

|bcd
clk => cnt[18].CLK
clk => cnt[17].CLK
clk => cnt[16].CLK
clk => cnt[15].CLK
clk => cnt[14].CLK
clk => cnt[13].CLK
clk => cnt[12].CLK
clk => cnt[11].CLK
clk => cnt[10].CLK
clk => cnt[9].CLK
clk => cnt[8].CLK
clk => cnt[7].CLK
clk => cnt[6].CLK
clk => cnt[5].CLK
clk => cnt[4].CLK
clk => cnt[3].CLK
clk => cnt[2].CLK
clk => cnt[1].CLK
clk => cnt[0].CLK
clk => en[1]~reg0.CLK
clk => en[0]~reg0.CLK
clk => cnt[19].CLK
rst => cnt[18].ACLR
rst => cnt[17].ACLR
rst => cnt[16].ACLR
rst => cnt[15].ACLR
rst => cnt[14].ACLR
rst => cnt[13].ACLR
rst => cnt[12].ACLR
rst => cnt[11].ACLR
rst => cnt[10].ACLR
rst => cnt[9].ACLR
rst => cnt[8].ACLR
rst => cnt[7].ACLR
rst => cnt[6].ACLR
rst => cnt[5].ACLR
rst => cnt[4].ACLR
rst => cnt[3].ACLR
rst => cnt[2].ACLR
rst => cnt[1].ACLR
rst => cnt[0].ACLR
rst => en[0]~reg0.PRESET
rst => cnt[19].ACLR
rst => en[1]~reg0.ACLR
a[0] => c_tmp[0].IN5
a[1] => Decoder~1.IN2
a[2] => Decoder~1.IN1
a[3] => Decoder~1.IN0
c[0] <= <VCC>
c[1] <= reduce_or~9.DB_MAX_OUTPUT_PORT_TYPE
c[2] <= reduce_or~8.DB_MAX_OUTPUT_PORT_TYPE
c[3] <= reduce_or~7.DB_MAX_OUTPUT_PORT_TYPE
c[4] <= reduce_or~6.DB_MAX_OUTPUT_PORT_TYPE
c[5] <= reduce_or~5.DB_MAX_OUTPUT_PORT_TYPE
c[6] <= reduce_or~4.DB_MAX_OUTPUT_PORT_TYPE
c[7] <= reduce_or~3.DB_MAX_OUTPUT_PORT_TYPE
en[0] <= en[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
en[1] <= en[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE