mux.fit.rpt

FPGA开发板配套Verilog HDL代码。芯片为Mars EP1C6F。是基础实验的源码。包括加法器、减法器、乘法器、多路选择器等。

; Auto Packed Registers -- Cyclone                     ; Auto                     ; Auto                           ;
; Auto Delay Chains                                    ; On                       ; On                             ;
; Auto Merge PLLs                                      ; On                       ; On                             ;
; Perform Physical Synthesis for Combinational Logic   ; Off                      ; Off                            ;
; Perform Register Duplication                         ; Off                      ; Off                            ;
; Perform Register Retiming                            ; Off                      ; Off                            ;
; Perform Asynchronous Signal Pipelining               ; Off                      ; Off                            ;
; Physical Synthesis Effort Level                      ; Normal                   ; Normal                         ;
; Logic Cell Insertion - Logic Duplication             ; Auto                     ; Auto                           ;
; Auto Register Duplication                            ; Off                      ; Off                            ;
; Auto Global Clock                                    ; On                       ; On                             ;
; Auto Global Register Control Signals                 ; On                       ; On                             ;
+------------------------------------------------------+--------------------------+--------------------------------+


+--------------------------------------------------------------------+
; Fitter Device Options                                              ;
+----------------------------------------------+---------------------+
; Option                                       ; Setting             ;
+----------------------------------------------+---------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off                 ;
; Enable device-wide reset (DEV_CLRn)          ; Off                 ;
; Enable device-wide output enable (DEV_OE)    ; Off                 ;
; Enable INIT_DONE output                      ; Off                 ;
; Configuration scheme                         ; Active Serial       ;
; Error detection CRC                          ; Off                 ;
; Reserve all unused pins                      ; As input tri-stated ;
; Base pin-out file on sameframe device        ; Off                 ;
+----------------------------------------------+---------------------+


+------------------+
; Fitter Equations ;
+------------------+
The equations can be found in E:/FPGA学习板资料/Mars EP1C6F/Mars-EDA-F-Main/Mars-EP1C6-F配套试验例程及相关试验指导/示例程序/verilog/基础实验/多路选择器/mux.fit.eqn.


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in E:/FPGA学习板资料/Mars EP1C6F/Mars-EDA-F-Main/Mars-EP1C6-F配套试验例程及相关试验指导/示例程序/verilog/基础实验/多路选择器/mux.pin.


+--------------------------------------------------------------------+
; Fitter Resource Usage Summary                                      ;
+---------------------------------------------+----------------------+
; Resource                                    ; Usage                ;
+---------------------------------------------+----------------------+
; Total logic elements                        ; 11 / 5,980 ( < 1 % ) ;
;     -- Combinational with no register       ; 11                   ;
;     -- Register only                        ; 0                    ;
;     -- Combinational with a register        ; 0                    ;
;                                             ;                      ;
; Logic element usage by number of LUT inputs ;                      ;
;     -- 4 input functions                    ; 7                    ;
;     -- 3 input functions                    ; 4                    ;
;     -- 2 input functions                    ; 0                    ;
;     -- 1 input functions                    ; 0                    ;
;     -- 0 input functions                    ; 0                    ;
;                                             ;                      ;
; Logic elements by mode                      ;                      ;
;     -- normal mode                          ; 11                   ;
;     -- arithmetic mode                      ; 0                    ;
;     -- qfbk mode                            ; 0                    ;
;     -- register cascade mode                ; 0                    ;
;     -- synchronous clear/load mode          ; 0                    ;
;     -- asynchronous clear/load mode         ; 0                    ;
;                                             ;                      ;
; Total LABs                                  ; 3 / 598 ( < 1 % )    ;
; Logic elements in carry chains              ; 0                    ;
; User inserted logic elements                ; 0                    ;
; Virtual pins                                ; 0                    ;
; I/O pins                                    ; 25 / 173 ( 14 % )    ;
;     -- Clock pins                           ; 0 / 2 ( 0 % )        ;
; Global signals                              ; 0                    ;
; M4Ks                                        ; 0 / 20 ( 0 % )       ;
; Total memory bits                           ; 0 / 92,160 ( 0 % )   ;
; Total RAM block bits                        ; 0 / 92,160 ( 0 % )   ;
; PLLs                                        ; 0 / 2 ( 0 % )        ;
; Global clocks                               ; 0 / 8 ( 0 % )        ;
; Maximum fan-out node                        ; d_tmp[0]~36          ;
; Maximum fan-out                             ; 7                    ;
; Highest non-global fan-out signal           ; d_tmp[0]~36          ;
; Highest non-global fan-out                  ; 7                    ;
; Total fan-out                               ; 47                   ;
; Average fan-out                             ; 0.94                 ;
+---------------------------------------------+----------------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                                                                                                                                                 ;
+------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; a    ; 228   ; 2        ; 6            ; 21           ; 0           ; 4                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; Fitter               ;
; b[0] ; 233   ; 2        ; 6            ; 21           ; 1           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; b[1] ; 234   ; 2        ; 6            ; 21           ; 2           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;