seg72.hier_info

FPGA开发板配套Verilog代码。芯片为Mars EP1C6F。一些接口通信的源码。包括7段数码管、I2C通讯等。

|seg72
clk => cnt_scan[14].CLK
clk => cnt_scan[13].CLK
clk => cnt_scan[12].CLK
clk => cnt_scan[11].CLK
clk => cnt_scan[10].CLK
clk => cnt_scan[9].CLK
clk => cnt_scan[8].CLK
clk => cnt_scan[7].CLK
clk => cnt_scan[6].CLK
clk => cnt_scan[5].CLK
clk => cnt_scan[4].CLK
clk => cnt_scan[3].CLK
clk => cnt_scan[2].CLK
clk => cnt_scan[1].CLK
clk => cnt_scan[0].CLK
clk => en[3]~reg0.CLK
clk => en[2]~reg0.CLK
clk => en[1]~reg0.CLK
clk => en[0]~reg0.CLK
clk => dataout_buf[3][3].CLK
clk => dataout_buf[3][2].CLK
clk => dataout_buf[3][1].CLK
clk => dataout_buf[3][0].CLK
clk => dataout_buf[2][3].CLK
clk => dataout_buf[2][2].CLK
clk => dataout_buf[2][1].CLK
clk => dataout_buf[2][0].CLK
clk => dataout_buf[1][3].CLK
clk => dataout_buf[1][2].CLK
clk => dataout_buf[1][1].CLK
clk => dataout_buf[1][0].CLK
clk => dataout_buf[0][3].CLK
clk => dataout_buf[0][2].CLK
clk => dataout_buf[0][1].CLK
clk => dataout_buf[0][0].CLK
clk => cnt_digital[23].CLK
clk => cnt_digital[22].CLK
clk => cnt_digital[21].CLK
clk => cnt_digital[20].CLK
clk => cnt_digital[19].CLK
clk => cnt_digital[18].CLK
clk => cnt_digital[17].CLK
clk => cnt_digital[16].CLK
clk => cnt_digital[15].CLK
clk => cnt_digital[14].CLK
clk => cnt_digital[13].CLK
clk => cnt_digital[12].CLK
clk => cnt_digital[11].CLK
clk => cnt_digital[10].CLK
clk => cnt_digital[9].CLK
clk => cnt_digital[8].CLK
clk => cnt_digital[7].CLK
clk => cnt_digital[6].CLK
clk => cnt_digital[5].CLK
clk => cnt_digital[4].CLK
clk => cnt_digital[3].CLK
clk => cnt_digital[2].CLK
clk => cnt_digital[1].CLK
clk => cnt_digital[0].CLK
clk => cnt_scan[15].CLK
rst => dataout_buf[2][3].ACLR
rst => dataout_buf[2][2].ACLR
rst => dataout_buf[2][1].ACLR
rst => dataout_buf[2][0].ACLR
rst => dataout_buf[1][3].ACLR
rst => dataout_buf[1][2].ACLR
rst => dataout_buf[1][1].ACLR
rst => dataout_buf[1][0].ACLR
rst => dataout_buf[0][3].ACLR
rst => dataout_buf[0][2].ACLR
rst => dataout_buf[0][1].ACLR
rst => dataout_buf[0][0].ACLR
rst => cnt_digital[23].ACLR
rst => cnt_digital[22].ACLR
rst => cnt_digital[21].ACLR
rst => cnt_digital[20].ACLR
rst => cnt_digital[19].ACLR
rst => cnt_digital[18].ACLR
rst => cnt_digital[17].ACLR
rst => cnt_digital[16].ACLR
rst => cnt_digital[15].ACLR
rst => cnt_digital[14].ACLR
rst => cnt_digital[13].ACLR
rst => cnt_digital[12].ACLR
rst => cnt_digital[11].ACLR
rst => cnt_digital[10].ACLR
rst => cnt_digital[9].ACLR
rst => cnt_digital[8].ACLR
rst => cnt_digital[7].ACLR
rst => cnt_digital[6].ACLR
rst => cnt_digital[5].ACLR
rst => cnt_digital[4].ACLR
rst => cnt_digital[3].ACLR
rst => cnt_digital[2].ACLR
rst => cnt_digital[1].ACLR
rst => cnt_digital[0].ACLR
rst => cnt_scan[15].ACLR
rst => en[0]~reg0.ACLR
rst => en[1]~reg0.PRESET
rst => en[2]~reg0.PRESET
rst => en[3]~reg0.PRESET
rst => cnt_scan[0].ACLR
rst => cnt_scan[1].ACLR
rst => cnt_scan[2].ACLR
rst => cnt_scan[3].ACLR
rst => cnt_scan[4].ACLR
rst => cnt_scan[5].ACLR
rst => cnt_scan[6].ACLR
rst => cnt_scan[7].ACLR
rst => cnt_scan[8].ACLR
rst => cnt_scan[9].ACLR
rst => cnt_scan[10].ACLR
rst => cnt_scan[11].ACLR
rst => cnt_scan[12].ACLR
rst => cnt_scan[13].ACLR
rst => cnt_scan[14].ACLR
dataout[0] <= <VCC>
dataout[1] <= reduce_or~7.DB_MAX_OUTPUT_PORT_TYPE
dataout[2] <= reduce_or~6.DB_MAX_OUTPUT_PORT_TYPE
dataout[3] <= reduce_or~5.DB_MAX_OUTPUT_PORT_TYPE
dataout[4] <= reduce_or~4.DB_MAX_OUTPUT_PORT_TYPE
dataout[5] <= reduce_or~3.DB_MAX_OUTPUT_PORT_TYPE
dataout[6] <= reduce_or~2.DB_MAX_OUTPUT_PORT_TYPE
dataout[7] <= reduce_or~1.DB_MAX_OUTPUT_PORT_TYPE
en[0] <= en[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
en[1] <= en[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
en[2] <= en[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
en[3] <= en[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE