clock.hier_info

FPGA开发板配套VHDL代码。芯片为Mars EP1C6F。综合实验的源码。包括交通灯实验等。

|clock
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clk => div_cnt[17].CLK
clk => div_cnt[16].CLK
clk => div_cnt[15].CLK
clk => div_cnt[14].CLK
clk => div_cnt[13].CLK
clk => div_cnt[12].CLK
clk => div_cnt[11].CLK
clk => div_cnt[10].CLK
clk => div_cnt[9].CLK
clk => div_cnt[8].CLK
clk => div_cnt[7].CLK
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clk => div_cnt[5].CLK
clk => div_cnt[4].CLK
clk => div_cnt[3].CLK
clk => div_cnt[2].CLK
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clk => en_xhdl[7].CLK
clk => en_xhdl[6].CLK
clk => en_xhdl[5].CLK
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clk => en_xhdl[3].CLK
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clk => data4[3].CLK
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clk => data4[0].CLK
clk => div_cnt[20].CLK
rst => process7~0.IN0
dataout[0] <= <VCC>
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en[0] <= en_xhdl[0].DB_MAX_OUTPUT_PORT_TYPE
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en[2] <= en_xhdl[2].DB_MAX_OUTPUT_PORT_TYPE
en[3] <= en_xhdl[3].DB_MAX_OUTPUT_PORT_TYPE
en[4] <= en_xhdl[4].DB_MAX_OUTPUT_PORT_TYPE
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en[6] <= en_xhdl[6].DB_MAX_OUTPUT_PORT_TYPE
en[7] <= en_xhdl[7].DB_MAX_OUTPUT_PORT_TYPE