lcd1.hier_info

FPGA开发板配套VHDL代码。芯片为Mars EP1C6F。一些接口通信的源码。包括7段数码管、I2C通讯等。

|lcd1
clk => div_cnt[13].CLK
clk => div_cnt[12].CLK
clk => div_cnt[11].CLK
clk => div_cnt[10].CLK
clk => div_cnt[9].CLK
clk => div_cnt[8].CLK
clk => div_cnt[7].CLK
clk => div_cnt[6].CLK
clk => div_cnt[5].CLK
clk => div_cnt[4].CLK
clk => div_cnt[3].CLK
clk => div_cnt[2].CLK
clk => div_cnt[1].CLK
clk => div_cnt[0].CLK
clk => div_cnt[14].CLK
nRST => state[3].ACLR
nRST => state[2].ACLR
nRST => state[1].ACLR
nRST => state[0].PRESET
nRST => cnt[7].PRESET
nRST => cnt[6].ACLR
nRST => cnt[5].ACLR
nRST => cnt[4].ACLR
nRST => cnt[3].ACLR
nRST => cnt[2].PRESET
nRST => cnt[1].ACLR
nRST => cnt[0].ACLR
nRST => div_cnt[13].ACLR
nRST => state[4].ACLR
nRST => div_cnt[12].ACLR
nRST => div_cnt[11].ACLR
nRST => div_cnt[10].ACLR
nRST => div_cnt[9].ACLR
nRST => div_cnt[8].ACLR
nRST => div_cnt[7].ACLR
nRST => div_cnt[6].ACLR
nRST => div_cnt[5].ACLR
nRST => div_cnt[4].ACLR
nRST => div_cnt[3].ACLR
nRST => div_cnt[2].ACLR
nRST => div_cnt[1].ACLR
nRST => div_cnt[0].ACLR
nRST => div_cnt[14].ACLR
nRST => lcd_RSTB~reg0.ENA
nRST => lcd_e~reg0.ENA
nRST => lcd_rs~reg0.ENA
nRST => lcd_rw~reg0.ENA
nRST => data[7]~reg0.ENA
nRST => data[6]~reg0.ENA
nRST => data[5]~reg0.ENA
nRST => data[4]~reg0.ENA
nRST => data[3]~reg0.ENA
nRST => data[2]~reg0.ENA
nRST => data[1]~reg0.ENA
nRST => data[0]~reg0.ENA
lcd_rs <= lcd_rs~reg0.DB_MAX_OUTPUT_PORT_TYPE
lcd_rw <= lcd_rw~reg0.DB_MAX_OUTPUT_PORT_TYPE
lcd_e <= lcd_e~reg0.DB_MAX_OUTPUT_PORT_TYPE
lcd_psb <= <VCC>
lcd_RSTB <= lcd_RSTB~reg0.DB_MAX_OUTPUT_PORT_TYPE
data[0] <= data[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
data[1] <= data[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
data[2] <= data[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
data[3] <= data[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
data[4] <= data[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
data[5] <= data[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
data[6] <= data[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
data[7] <= data[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE