📄 i2c_fpga.map.rpt
字号:
; cmpconst.inc ; yes ; Other ; d:/altera/quartus51/libraries/megafunctions/cmpconst.inc ;
; lpm_compare.inc ; yes ; Other ; d:/altera/quartus51/libraries/megafunctions/lpm_compare.inc ;
; lpm_counter.inc ; yes ; Other ; d:/altera/quartus51/libraries/megafunctions/lpm_counter.inc ;
; dffeea.inc ; yes ; Other ; d:/altera/quartus51/libraries/megafunctions/dffeea.inc ;
; alt_synch_counter.inc ; yes ; Other ; d:/altera/quartus51/libraries/megafunctions/alt_synch_counter.inc ;
; alt_synch_counter_f.inc ; yes ; Other ; d:/altera/quartus51/libraries/megafunctions/alt_synch_counter_f.inc ;
; alt_counter_f10ke.inc ; yes ; Other ; d:/altera/quartus51/libraries/megafunctions/alt_counter_f10ke.inc ;
; alt_counter_stratix.inc ; yes ; Other ; d:/altera/quartus51/libraries/megafunctions/alt_counter_stratix.inc ;
; aglobal51.inc ; yes ; Other ; d:/altera/quartus51/libraries/megafunctions/aglobal51.inc ;
; db/cntr_1ub.tdf ; yes ; Auto-Generated Megafunction ; D:/I2C_CPLD/db/cntr_1ub.tdf ;
+----------------------------------+-----------------+------------------------------------+---------------------------------------------------------------------+
+-----------------------------------------------------+
; Analysis & Synthesis Resource Usage Summary ;
+---------------------------------------------+-------+
; Resource ; Usage ;
+---------------------------------------------+-------+
; Total logic elements ; 317 ;
; -- Combinational with no register ; 212 ;
; -- Register only ; 1 ;
; -- Combinational with a register ; 104 ;
; ; ;
; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 159 ;
; -- 3 input functions ; 66 ;
; -- 2 input functions ; 84 ;
; -- 1 input functions ; 6 ;
; -- 0 input functions ; 1 ;
; -- Combinational cells for routing ; 0 ;
; ; ;
; Logic elements by mode ; ;
; -- normal mode ; 260 ;
; -- arithmetic mode ; 57 ;
; -- qfbk mode ; 0 ;
; -- register cascade mode ; 0 ;
; -- synchronous clear/load mode ; 64 ;
; -- asynchronous clear/load mode ; 24 ;
; ; ;
; Total registers ; 105 ;
; Total logic cells in carry chains ; 62 ;
; I/O pins ; 16 ;
; Maximum fan-out node ; clk ;
; Maximum fan-out ; 101 ;
; Total fan-out ; 1248 ;
; Average fan-out ; 3.75 ;
+---------------------------------------------+-------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Resource Utilization by Entity ;
+----------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+----------------------------------------------------------------------------------------------------------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; UFM Blocks ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ;
+----------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+----------------------------------------------------------------------------------------------------------------+
; |I2C_FPGA ; 317 (1) ; 105 ; 0 ; 16 ; 0 ; 212 (1) ; 1 (0) ; 104 (0) ; 62 (0) ; 0 (0) ; |I2C_FPGA ;
; |delay_reset_block:inst2| ; 12 (1) ; 10 ; 0 ; 0 ; 0 ; 2 (1) ; 0 (0) ; 10 (0) ; 11 (0) ; 0 (0) ; |I2C_FPGA|delay_reset_block:inst2 ;
; |reset_counter:inst| ; 11 (0) ; 10 ; 0 ; 0 ; 0 ; 1 (0) ; 0 (0) ; 10 (0) ; 11 (0) ; 0 (0) ; |I2C_FPGA|delay_reset_block:inst2|reset_counter:inst ;
; |lpm_counter:lpm_counter_component| ; 11 (0) ; 10 ; 0 ; 0 ; 0 ; 1 (0) ; 0 (0) ; 10 (0) ; 11 (0) ; 0 (0) ; |I2C_FPGA|delay_reset_block:inst2|reset_counter:inst|lpm_counter:lpm_counter_component ;
; |cntr_1ub:auto_generated| ; 11 (11) ; 10 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 10 (10) ; 11 (11) ; 0 (0) ; |I2C_FPGA|delay_reset_block:inst2|reset_counter:inst|lpm_counter:lpm_counter_component|cntr_1ub:auto_generated ;
; |delay_reset_block:inst3| ; 11 (0) ; 10 ; 0 ; 0 ; 0 ; 1 (0) ; 0 (0) ; 10 (0) ; 11 (0) ; 0 (0) ; |I2C_FPGA|delay_reset_block:inst3 ;
; |reset_counter:inst| ; 11 (0) ; 10 ; 0 ; 0 ; 0 ; 1 (0) ; 0 (0) ; 10 (0) ; 11 (0) ; 0 (0) ; |I2C_FPGA|delay_reset_block:inst3|reset_counter:inst ;
; |lpm_counter:lpm_counter_component| ; 11 (0) ; 10 ; 0 ; 0 ; 0 ; 1 (0) ; 0 (0) ; 10 (0) ; 11 (0) ; 0 (0) ; |I2C_FPGA|delay_reset_block:inst3|reset_counter:inst|lpm_counter:lpm_counter_component ;
; |cntr_1ub:auto_generated| ; 11 (11) ; 10 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 10 (10) ; 11 (11) ; 0 (0) ; |I2C_FPGA|delay_reset_block:inst3|reset_counter:inst|lpm_counter:lpm_counter_component|cntr_1ub:auto_generated ;
; |i2c:inst4| ; 289 (289) ; 81 ; 0 ; 0 ; 0 ; 208 (208) ; 1 (1) ; 80 (80) ; 40 (40) ; 0 (0) ; |I2C_FPGA|i2c:inst4 ;
; |i2c_test:inst1| ; 4 (4) ; 4 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 4 (4) ; 0 (0) ; 0 (0) ; |I2C_FPGA|i2c_test:inst1 ;
+----------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+----------------------------------------------------------------------------------------------------------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
+---------------------------------------------------------------+
; State Machine - |I2C_FPGA|i2c:inst4|main_state ;
+---------------+---------------+---------------+---------------+
; Name ; main_state.00 ; main_state.10 ; main_state.01 ;
+---------------+---------------+---------------+---------------+
; main_state.00 ; 0 ; 0 ; 0 ;
; main_state.01 ; 1 ; 0 ; 1 ;
; main_state.10 ; 1 ; 1 ; 0 ;
+---------------+---------------+---------------+---------------+
+-----------------------------------------------------------------------------------------------------------------------------+
; State Machine - |I2C_FPGA|i2c:inst4|i2c_state ;
+----------------------+---------------------+--------------------+----------------------+---------------+--------------------+
; Name ; i2c_state.read_data ; i2c_state.sendaddr ; i2c_state.write_data ; i2c_state.ini ; i2c_state.read_ini ;
+----------------------+---------------------+--------------------+----------------------+---------------+--------------------+
; i2c_state.ini ; 0 ; 0 ; 0 ; 0 ; 0 ;
; i2c_state.read_ini ; 0 ; 0 ; 0 ; 1 ; 1 ;
; i2c_state.write_data ; 0 ; 0 ; 1 ; 1 ; 0 ;
; i2c_state.sendaddr ; 0 ; 1 ; 0 ; 1 ; 0 ;
; i2c_state.read_data ; 1 ; 0 ; 0 ; 1 ; 0 ;
+----------------------+---------------------+--------------------+----------------------+---------------+--------------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; State Machine - |I2C_FPGA|i2c:inst4|inner_state ;
+---------------------+------------------+-------------------+--------------------+-------------------+--------------------+-------------------+-------------------+---------------------+--------------------+-----------------+-------------------+
; Name ; inner_state.stop ; inner_state.first ; inner_state.second ; inner_state.third ; inner_state.fourth ; inner_state.fifth ; inner_state.sixth ; inner_state.seventh ; inner_state.eighth ; inner_state.ack ; inner_state.start ;
+---------------------+------------------+-------------------+--------------------+-------------------+--------------------+-------------------+-------------------+---------------------+--------------------+-----------------+-------------------+
; inner_state.start ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ;
; inner_state.ack ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ; 1 ;
; inner_state.eighth ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ; 0 ; 1 ;
; inner_state.seventh ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 1 ;
; inner_state.sixth ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 1 ;
; inner_state.fifth ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 1 ;
; inner_state.fourth ; 0 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ;
; inner_state.third ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ;
; inner_state.second ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ;
; inner_state.first ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ;
; inner_state.stop ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ;
+---------------------+------------------+-------------------+--------------------+-------------------+--------------------+-------------------+-------------------+---------------------+--------------------+-----------------+-------------------+
+---------------------------------------------------+
; User-Specified and Inferred Latches ;
+-----------------------------------------------+---+
; Latch Name ; ;
+-----------------------------------------------+---+
; i2c:inst4|seg_data[6] ; ;
; i2c:inst4|seg_data[5] ; ;
; i2c:inst4|seg_data[4] ; ;
; i2c:inst4|seg_data[3] ; ;
; i2c:inst4|seg_data[2] ; ;
; i2c:inst4|seg_data[1] ; ;
; i2c:inst4|seg_data[0] ; ;
; Number of user-specified and inferred latches ; 7 ;
+-----------------------------------------------+---+
Note: All latches listed above may not be present at the end of synthesis due to various synthesis optimizations.
+------------------------------------------------------+
; General Register Statistics ;
+----------------------------------------------+-------+
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