fpga_am.map.rpt

基于cyclone系列FPGA的模拟幅度调制的VHDL代码

; Allow Any ROM Size For Recognition                                             ; Off                ; Off                ;
; Allow Any Shift Register Size For Recognition                                  ; Off                ; Off                ;
; Ignore translate_off and synthesis_off directives                              ; Off                ; Off                ;
; Show Parameter Settings Tables in Synthesis Report                             ; On                 ; On                 ;
; Ignore Maximum Fan-Out Assignments                                             ; Off                ; Off                ;
; Retiming Meta-Stability Register Sequence Length                               ; 2                  ; 2                  ;
; PowerPlay Power Optimization                                                   ; Normal compilation ; Normal compilation ;
; HDL message level                                                              ; Level2             ; Level2             ;
; Suppress Register Optimization Related Messages                                ; Off                ; Off                ;
; Number of Removed Registers Reported in Synthesis Report                       ; 100                ; 100                ;
; Clock MUX Protection                                                           ; On                 ; On                 ;
; Block Design Naming                                                            ; Auto               ; Auto               ;
+--------------------------------------------------------------------------------+--------------------+--------------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Source Files Read                                                                                                                         ;
+----------------------------------+-----------------+------------------------------------+----------------------------------------------------------------------+
; File Name with User-Entered Path ; Used in Netlist ; File Type                          ; File Name with Absolute Path                                         ;
+----------------------------------+-----------------+------------------------------------+----------------------------------------------------------------------+
; source/MODEM.vhd                 ; yes             ; User VHDL File                     ; J:/FPGA/my_exercises/AM/project/source/MODEM.vhd                     ;
; BU_MA.vhd                        ; yes             ; User VHDL File                     ; J:/FPGA/my_exercises/AM/project/BU_MA.vhd                            ;
; source/FPGA_AM_TEST.bdf          ; yes             ; User Block Diagram/Schematic File  ; J:/FPGA/my_exercises/AM/project/source/FPGA_AM_TEST.bdf              ;
; source/CARRIER_KHZ507.vhd        ; yes             ; User VHDL File                     ; J:/FPGA/my_exercises/AM/project/source/CARRIER_KHZ507.vhd            ;
; FI_OUT.vhd                       ; yes             ; Other                              ; J:/FPGA/my_exercises/AM/project/FI_OUT.vhd                           ;
; lpm_add_sub.tdf                  ; yes             ; Megafunction                       ; i:/altera/72/quartus/libraries/megafunctions/lpm_add_sub.tdf         ;
; addcore.inc                      ; yes             ; Megafunction                       ; i:/altera/72/quartus/libraries/megafunctions/addcore.inc             ;
; look_add.inc                     ; yes             ; Megafunction                       ; i:/altera/72/quartus/libraries/megafunctions/look_add.inc            ;
; bypassff.inc                     ; yes             ; Megafunction                       ; i:/altera/72/quartus/libraries/megafunctions/bypassff.inc            ;
; altshift.inc                     ; yes             ; Megafunction                       ; i:/altera/72/quartus/libraries/megafunctions/altshift.inc            ;
; alt_stratix_add_sub.inc          ; yes             ; Megafunction                       ; i:/altera/72/quartus/libraries/megafunctions/alt_stratix_add_sub.inc ;
; alt_mercury_add_sub.inc          ; yes             ; Megafunction                       ; i:/altera/72/quartus/libraries/megafunctions/alt_mercury_add_sub.inc ;
; aglobal72.inc                    ; yes             ; Megafunction                       ; i:/altera/72/quartus/libraries/megafunctions/aglobal72.inc           ;
; addcore.tdf                      ; yes             ; Megafunction                       ; i:/altera/72/quartus/libraries/megafunctions/addcore.tdf             ;
; a_csnbuffer.inc                  ; yes             ; Megafunction                       ; i:/altera/72/quartus/libraries/megafunctions/a_csnbuffer.inc         ;
; a_csnbuffer.tdf                  ; yes             ; Megafunction                       ; i:/altera/72/quartus/libraries/megafunctions/a_csnbuffer.tdf         ;
; altshift.tdf                     ; yes             ; Megafunction                       ; i:/altera/72/quartus/libraries/megafunctions/altshift.tdf            ;
; AM_MOD.vhd                       ; yes             ; Other                              ; J:/FPGA/my_exercises/AM/project/AM_MOD.vhd                           ;
; lpm_mult.tdf                     ; yes             ; Megafunction                       ; i:/altera/72/quartus/libraries/megafunctions/lpm_mult.tdf            ;
; lpm_add_sub.inc                  ; yes             ; Megafunction                       ; i:/altera/72/quartus/libraries/megafunctions/lpm_add_sub.inc         ;
; multcore.inc                     ; yes             ; Megafunction                       ; i:/altera/72/quartus/libraries/megafunctions/multcore.inc            ;
; db/mult_1sm.tdf                  ; yes             ; Auto-Generated Megafunction        ; J:/FPGA/my_exercises/AM/project/db/mult_1sm.tdf                      ;
; lpm_rom0_394.vhd                 ; yes             ; Other                              ; J:/FPGA/my_exercises/AM/project/lpm_rom0_394.vhd                     ;
; altsyncram.tdf                   ; yes             ; Megafunction                       ; i:/altera/72/quartus/libraries/megafunctions/altsyncram.tdf          ;
; stratix_ram_block.inc            ; yes             ; Megafunction                       ; i:/altera/72/quartus/libraries/megafunctions/stratix_ram_block.inc   ;
; lpm_mux.inc                      ; yes             ; Megafunction                       ; i:/altera/72/quartus/libraries/megafunctions/lpm_mux.inc             ;
; lpm_decode.inc                   ; yes             ; Megafunction                       ; i:/altera/72/quartus/libraries/megafunctions/lpm_decode.inc          ;
; a_rdenreg.inc                    ; yes             ; Megafunction                       ; i:/altera/72/quartus/libraries/megafunctions/a_rdenreg.inc           ;
; altrom.inc                       ; yes             ; Megafunction                       ; i:/altera/72/quartus/libraries/megafunctions/altrom.inc              ;
; altram.inc                       ; yes             ; Megafunction                       ; i:/altera/72/quartus/libraries/megafunctions/altram.inc              ;
; altdpram.inc                     ; yes             ; Megafunction                       ; i:/altera/72/quartus/libraries/megafunctions/altdpram.inc            ;
; altqpram.inc                     ; yes             ; Megafunction                       ; i:/altera/72/quartus/libraries/megafunctions/altqpram.inc            ;
; db/lpm_rom0_394_altsyncram.v     ; yes             ; Auto-Generated Megafunction        ; J:/FPGA/my_exercises/AM/project/db/lpm_rom0_394_altsyncram.v         ;
; altpll0_200M.vhd                 ; yes             ; Other                              ; J:/FPGA/my_exercises/AM/project/altpll0_200M.vhd                     ;
; altpll.tdf                       ; yes             ; Megafunction                       ; i:/altera/72/quartus/libraries/megafunctions/altpll.tdf              ;
; stratix_pll.inc                  ; yes             ; Megafunction                       ; i:/altera/72/quartus/libraries/megafunctions/stratix_pll.inc         ;
; stratixii_pll.inc                ; yes             ; Megafunction                       ; i:/altera/72/quartus/libraries/megafunctions/stratixii_pll.inc       ;
; cycloneii_pll.inc                ; yes             ; Megafunction                       ; i:/altera/72/quartus/libraries/megafunctions/cycloneii_pll.inc       ;
; ADD256.vhd                       ; yes             ; Other                              ; J:/FPGA/my_exercises/AM/project/ADD256.vhd                           ;
; lAM_FUDU.vhd                     ; yes             ; Other                              ; J:/FPGA/my_exercises/AM/project/lAM_FUDU.vhd                         ;
; CON_256.vhd                      ; yes             ; Other                              ; J:/FPGA/my_exercises/AM/project/CON_256.vhd                          ;
; lpm_constant.tdf                 ; yes             ; Megafunction                       ; i:/altera/72/quartus/libraries/megafunctions/lpm_constant.tdf        ;
; CARRIER_ROM.vhd                  ; yes             ; Other                              ; J:/FPGA/my_exercises/AM/project/CARRIER_ROM.vhd                      ;
; db/altsyncram_u981.tdf           ; yes             ; Auto-Generated Megafunction        ; J:/FPGA/my_exercises/AM/project/db/altsyncram_u981.tdf               ;
; lAD256.vhd                       ; yes             ; Other                              ; J:/FPGA/my_exercises/AM/project/lAD256.vhd                           ;
+----------------------------------+-----------------+------------------------------------+----------------------------------------------------------------------+


+-----------------------------------------------------+
; Analysis & Synthesis Resource Usage Summary         ;
+---------------------------------------------+-------+
; Resource                                    ; Usage ;
+---------------------------------------------+-------+
; Total logic elements                        ; 283   ;
;     -- Combinational with no register       ; 256   ;
;     -- Register only                        ; 10    ;
;     -- Combinational with a register        ; 17    ;
;                                             ;       ;
; Logic element usage by number of LUT inputs ;       ;
;     -- 4 input functions                    ; 75    ;
;     -- 3 input functions                    ; 115   ;
;     -- 2 input functions                    ; 58    ;
;     -- 1 input functions                    ; 24    ;
;     -- 0 input functions                    ; 0     ;
;                                             ;       ;
; Logic elements by mode                      ;       ;
;     -- normal mode                          ; 132   ;
;     -- arithmetic mode                      ; 151   ;
;     -- qfbk mode                            ; 0     ;
;     -- register cascade mode                ; 0     ;
;     -- synchronous clear/load mode          ; 0     ;
;     -- asynchronous clear/load mode         ; 0     ;
;                                             ;       ;
; Total registers                             ; 27    ;
; Total logic cells in carry chains           ; 167   ;
; I/O pins                                    ; 13    ;
; Total memory bits                           ; 14180 ;
; Total PLLs                                  ; 1     ;
; Maximum fan-out node                        ; LCK   ;
; Maximum fan-out                             ; 30    ;
; Total fan-out                               ; 1054  ;
; Average fan-out                             ; 3.32  ;
+---------------------------------------------+-------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Resource Utilization by Entity                                                                                                                                                                                                                                                                              ;
+---------------------------------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------------------------------------------------------------------------------------------+--------------+
; Compilation Hierarchy Node                        ; Logic Cells ; LC Registers ; Memory Bits ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name                                                                                     ; Library Name ;
+---------------------------------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------------------------------------------------------------------------------------------+--------------+
; |FPGA_AM_TEST                                     ; 283 (0)     ; 27           ; 14180       ; 13   ; 0            ; 256 (0)      ; 10 (0)            ; 17 (0)           ; 167 (0)         ; 0 (0)      ; |FPGA_AM_TEST                                                                                           ; work         ;
;    |ADD256:inst12|                                ; 3 (0)       ; 0            ; 0           ; 0    ; 0            ; 3 (0)        ; 0 (0)             ; 0 (0)            ; 2 (0)           ; 0 (0)      ; |FPGA_AM_TEST|ADD256:inst12                                                                             ; work         ;
;       |lpm_add_sub:lpm_add_sub_component|         ; 3 (0)       ; 0            ; 0           ; 0    ; 0            ; 3 (0)        ; 0 (0)             ; 0 (0)            ; 2 (0)           ; 0 (0)      ; |FPGA_AM_TEST|ADD256:inst12|lpm_add_sub:lpm_add_sub_component                                           ; work         ;
;          |addcore:adder|                          ; 3 (0)       ; 0            ; 0           ; 0    ; 0            ; 3 (0)        ; 0 (0)             ; 0 (0)            ; 2 (0)           ; 0 (0)      ; |FPGA_AM_TEST|ADD256:inst12|lpm_add_sub:lpm_add_sub_component|addcore:adder                             ; work         ;
;             |a_csnbuffer:result_node|             ; 3 (3)       ; 0            ; 0           ; 0    ; 0            ; 3 (3)        ; 0 (0)             ; 0 (0)            ; 2 (2)           ; 0 (0)      ; |FPGA_AM_TEST|ADD256:inst12|lpm_add_sub:lpm_add_sub_component|addcore:adder|a_csnbuffer:result_node     ; work         ;
;    |AM_MOD:inst14|                                ; 139 (0)     ; 0            ; 0           ; 0    ; 0            ; 139 (0)      ; 0 (0)             ; 0 (0)            ; 69 (0)          ; 0 (0)      ; |FPGA_AM_TEST|AM_MOD:inst14                                                                             ; work         ;
;       |lpm_mult:lpm_mult_component|               ; 139 (0)     ; 0            ; 0           ; 0    ; 0            ; 139 (0)      ; 0 (0)             ; 0 (0)            ; 69 (0)          ; 0 (0)      ; |FPGA_AM_TEST|AM_MOD:inst14|lpm_mult:lpm_mult_component                                                 ; work         ;
;          |mult_1sm:auto_generated|                ; 139 (139)   ; 0            ; 0           ; 0    ; 0            ; 139 (139)    ; 0 (0)             ; 0 (0)            ; 69 (69)         ; 0 (0)      ; |FPGA_AM_TEST|AM_MOD:inst14|lpm_mult:lpm_mult_component|mult_1sm:auto_generated                         ; work         ;
;    |CARRIER_507:inst16|                           ; 20 (20)     ; 9            ; 0           ; 0    ; 0            ; 11 (11)      ; 5 (5)             ; 4 (4)            ; 9 (9)           ; 0 (0)      ; |FPGA_AM_TEST|CARRIER_507:inst16                                                                        ; work         ;
;    |CARRIER_ROM:inst3|                            ; 0 (0)       ; 0            ; 10240       ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |FPGA_AM_TEST|CARRIER_ROM:inst3                                                                         ; work         ;
;       |altsyncram:altsyncram_component|           ; 0 (0)       ; 0            ; 10240       ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |FPGA_AM_TEST|CARRIER_ROM:inst3|altsyncram:altsyncram_component                                         ; work         ;
;          |altsyncram_u981:auto_generated|         ; 0 (0)       ; 0            ; 10240       ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |FPGA_AM_TEST|CARRIER_ROM:inst3|altsyncram:altsyncram_component|altsyncram_u981:auto_generated          ; work         ;
;    |FI_OUT:inst15|                                ; 1 (0)       ; 0            ; 0           ; 0    ; 0            ; 1 (0)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |FPGA_AM_TEST|FI_OUT:inst15                                                                             ; work         ;