fpga_am.sim.rpt

来自「基于cyclone系列FPGA的模拟幅度调制的VHDL代码」· RPT 代码 · 共 376 行 · 第 1/5 页

RPT
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; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|_~34                                             ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|_~34                                       ; out0             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|_~35                                             ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|_~35                                       ; out0             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|_~36                                             ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|_~36                                       ; out0             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|_~37                                             ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|_~37                                       ; out0             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|_~38                                             ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|_~38                                       ; out0             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|_~39                                             ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|_~39                                       ; out0             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[9]             ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[9]       ; sout             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[8]             ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[8]            ; cout             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[8]             ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[8]       ; sout             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[7]             ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[7]            ; cout             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[7]             ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[7]       ; sout             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[6]             ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[6]            ; cout             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[6]             ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[6]       ; sout             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[5]             ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[5]            ; cout             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[5]             ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[5]       ; sout             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[4]             ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[4]            ; cout             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[4]             ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[4]       ; sout             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[3]             ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[3]            ; cout             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[3]             ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[3]       ; sout             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[2]             ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[2]            ; cout             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[2]             ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[2]       ; sout             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[1]             ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[1]            ; cout             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[1]             ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[1]       ; sout             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[0]             ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[0]            ; cout             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[0]             ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[0]       ; sout             ;
+-------------------------------------------------------------------------------------------------------------+-------------------------------------------------------------------------------------------------------+------------------+


The following table displays output ports that do not toggle to 1 during simulation.
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Missing 1-Value Coverage                                                                                                                                                   ;
+----------------------------------------------------------------------------+----------------------------------------------------------------------------+------------------+
; Node Name                                                                  ; Output Port Name                                                           ; Output Port Type ;
+----------------------------------------------------------------------------+----------------------------------------------------------------------------+------------------+
; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|datab_node[0]~0    ; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|datab_node[0]~0    ; out0             ;
; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|datab_node[0]      ; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|datab_node[0]      ; out0             ;
; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|_~1                ; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|_~1                ; out0             ;
; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|_~2                ; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|_~2                ; out0             ;
; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|datab_node[9]~1    ; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|datab_node[9]~1    ; out0             ;
; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|datab_node[9]      ; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|datab_node[9]      ; out0             ;
; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|datab_node[8]      ; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|datab_node[8]      ; out0             ;
; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|datab_node[7]      ; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|datab_node[7]      ; out0             ;
; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|datab_node[6]      ; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|datab_node[6]      ; out0             ;
; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|datab_node[5]      ; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|datab_node[5]      ; out0             ;
; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|datab_node[4]      ; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|datab_node[4]      ; out0             ;
; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|datab_node[3]      ; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|datab_node[3]      ; out0             ;
; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|datab_node[2]      ; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|datab_node[2]      ; out0             ;
; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|datab_node[1]      ; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|datab_node[1]      ; out0             ;
; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|_~4                ; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|_~4                ; out0             ;
; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|_~5                ; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|_~5                ; out0             ;
; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|_~6                ; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|_~6                ; out0             ;
; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|_~7                ; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|_~7                ; out0             ;
; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|_~8                ; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|_~8                ; out0             ;
; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|_~9                ; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|_~9                ; out0             ;
; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|_~10               ; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|_~10               ; out0             ;
; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|_~11               ; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|_~11               ; out0             ;
; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|_~12               ; |FPGA_AM_TEST|BU_MA:inst|lpm_add_sub:Add0|addcore:adder|_~12               ; out0             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|datab_node[0]~0 ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|datab_node[0]~0 ; out0             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|datab_node[0]   ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|datab_node[0]   ; out0             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|_~1             ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|_~1             ; out0             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|_~2             ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|_~2             ; out0             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|datab_node[9]~1 ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|datab_node[9]~1 ; out0             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|datab_node[9]   ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|datab_node[9]   ; out0             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|datab_node[8]   ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|datab_node[8]   ; out0             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|datab_node[7]   ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|datab_node[7]   ; out0             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|datab_node[6]   ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|datab_node[6]   ; out0             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|datab_node[5]   ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|datab_node[5]   ; out0             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|datab_node[4]   ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|datab_node[4]   ; out0             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|datab_node[3]   ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|datab_node[3]   ; out0             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|datab_node[2]   ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|datab_node[2]   ; out0             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|datab_node[1]   ; |FPGA_AM_TEST|CARRIER:inst2|lpm_add_sub:Add0|addcore:adder|datab_node[1]   ; out0             ;
; |FPGA_AM_TEST|CARRIER:inst2|lpm
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fpga_am.sim.rpt - 源码说明

本页面展示了「基于cyclone系列FPGA的模拟幅度调制的VHDL代码」中的 fpga_am.sim.rpt 源码文件，采用 RPT 编程语言编写，共 376 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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