m6_1.do

来自「台湾全华科技VHDL教材实例」· DO 代码 · 共 15 行

DO
15 行
字号 
vsim -t ps work.v6_1

add wave Ina	
add wave Clk 
add wave Reg1
add wave Reg2
add wave Reg3  
add wave OutD  

force clk 0 0, 1 25000 -r 50000
force ina 0
run 150000

force ina 1
run 250000

m6_1.do - 源码说明

本页面展示了「台湾全华科技VHDL教材实例」中的 m6_1.do 源码文件，采用 DO 编程语言编写，共 15 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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