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📁 台湾全华科技VHDL教材实例
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vsim -t ps work.v6_1

add wave Ina	
add wave Clk 
add wave Reg1
add wave Reg2
add wave Reg3  
add wave OutD  

force clk 0 0, 1 25000 -r 50000
force ina 0
run 150000

force ina 1
run 250000

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