time_sim1.do

来自「台湾全华科技VHDL教材实例」· DO 代码 · 共 39 行

vsim -t ps -sdfmax add4in=time_sim.sdf add4in

add wave CLK
add wave -hex  D1 
add wave -hex  D2 
add wave -hex  D3 
add wave -hex  D4 
add wave -hex  Q 
add wave gsr
add wave n97
add wave clk_bufged
add wave Q_1_OUTBLOCK_OQ


force clk 1 0, 0 25000 -r 50000
force D1 16#1
force D2 16#2
force D3 16#3
force D4 16#4
run 195000

force D1 16#5
force D2 16#6
force D3 16#7
force D4 16#8
run 50000

force D1 16#15
force D2 16#16
force D3 16#17
force D4 16#18
run 50000

force D1 16#21
force D2 16#22
force D3 16#23
force D4 16#24
run 250000