second.fit.rpt

基于FPGA的秒表设计基于FPGA的秒表设计基于FPGA的秒表设计

; data[4]  ; Output   ; --            ; --            ; --                    ; --  ;
; data[3]  ; Output   ; --            ; --            ; --                    ; --  ;
; data[2]  ; Output   ; --            ; --            ; --                    ; --  ;
; data[1]  ; Output   ; --            ; --            ; --                    ; --  ;
; data[0]  ; Output   ; --            ; --            ; --                    ; --  ;
; clk      ; Input    ; OFF           ; OFF           ; --                    ; --  ;
; zanting  ; Input    ; ON            ; ON            ; --                    ; --  ;
; reset    ; Input    ; ON            ; ON            ; --                    ; --  ;
; start    ; Input    ; ON            ; ON            ; --                    ; --  ;
+----------+----------+---------------+---------------+-----------------------+-----+


+---------------------------------------------------------+
; Pad To Core Delay Chain Fanout                          ;
+---------------------------+-------------------+---------+
; Source Pin / Fanout       ; Pad To Core Index ; Setting ;
+---------------------------+-------------------+---------+
; ddd                       ;                   ;         ;
; clk                       ;                   ;         ;
; zanting                   ;                   ;         ;
;      - cnt_10:inst2|Q[0]  ; 0                 ; ON      ;
;      - cnt_12:inst5|QL[0] ; 0                 ; ON      ;
;      - cnt_60:inst3|QL[0] ; 0                 ; ON      ;
;      - cnt_60:inst4|QL[0] ; 0                 ; ON      ;
;      - cnt_10:inst1|Q[0]  ; 0                 ; ON      ;
;      - cnt_60:inst3|co    ; 0                 ; ON      ;
;      - cnt_10:inst2|co    ; 0                 ; ON      ;
;      - cnt_60:inst4|co    ; 0                 ; ON      ;
;      - cnt_10:inst1|co    ; 0                 ; ON      ;
; reset                     ;                   ;         ;
;      - cnt_60:inst3|QH[2] ; 0                 ; ON      ;
;      - cnt_60:inst3|QH[1] ; 0                 ; ON      ;
;      - cnt_60:inst3|co    ; 0                 ; ON      ;
;      - cnt_60:inst4|QH[2] ; 0                 ; ON      ;
;      - cnt_60:inst4|QH[1] ; 0                 ; ON      ;
;      - cnt_12:inst5|QH[0] ; 0                 ; ON      ;
;      - cnt_10:inst2|Q[0]  ; 0                 ; ON      ;
;      - cnt_10:inst2|Q[1]  ; 0                 ; ON      ;
;      - cnt_10:inst2|Q[2]  ; 0                 ; ON      ;
;      - cnt_10:inst2|Q[3]  ; 0                 ; ON      ;
;      - cnt_12:inst5|QL[0] ; 0                 ; ON      ;
;      - cnt_12:inst5|QL[1] ; 0                 ; ON      ;
;      - cnt_12:inst5|QL[2] ; 0                 ; ON      ;
;      - cnt_12:inst5|QL[3] ; 0                 ; ON      ;
;      - cnt_60:inst3|QL[0] ; 0                 ; ON      ;
;      - cnt_60:inst3|QL[1] ; 0                 ; ON      ;
;      - cnt_60:inst3|QL[2] ; 0                 ; ON      ;
;      - cnt_60:inst3|QL[3] ; 0                 ; ON      ;
;      - cnt_60:inst4|QL[0] ; 0                 ; ON      ;
;      - cnt_60:inst4|QL[1] ; 0                 ; ON      ;
;      - cnt_60:inst4|QL[2] ; 0                 ; ON      ;
;      - cnt_60:inst4|QL[3] ; 0                 ; ON      ;
;      - cnt_10:inst1|Q[0]  ; 0                 ; ON      ;
;      - cnt_10:inst1|Q[1]  ; 0                 ; ON      ;
;      - cnt_10:inst1|Q[2]  ; 0                 ; ON      ;
;      - cnt_10:inst1|Q[3]  ; 0                 ; ON      ;
;      - cnt_10:inst2|co    ; 0                 ; ON      ;
;      - cnt_60:inst4|co    ; 0                 ; ON      ;
;      - cnt_10:inst1|co    ; 0                 ; ON      ;
;      - cnt_12:inst5|QH[1] ; 0                 ; ON      ;
;      - cnt_12:inst5|QH[2] ; 0                 ; ON      ;
;      - cnt_12:inst5|QH[3] ; 0                 ; ON      ;
;      - cnt_60:inst4|QH[0] ; 0                 ; ON      ;
;      - cnt_60:inst3|QH[0] ; 0                 ; ON      ;
;      - cnt_60:inst3|QH[3] ; 0                 ; ON      ;
;      - cnt_60:inst4|QH[3] ; 0                 ; ON      ;
; start                     ;                   ;         ;
;      - fenpin:inst|j[18]  ; 0                 ; ON      ;
;      - fenpin:inst|j[17]  ; 0                 ; ON      ;
;      - fenpin:inst|j[15]  ; 0                 ; ON      ;
;      - fenpin:inst|j[13]  ; 0                 ; ON      ;
;      - fenpin:inst|j[12]  ; 0                 ; ON      ;
;      - fenpin:inst|j[11]  ; 0                 ; ON      ;
;      - fenpin:inst|j[9]   ; 0                 ; ON      ;
;      - fenpin:inst|j[8]   ; 0                 ; ON      ;
;      - fenpin:inst|j[7]   ; 0                 ; ON      ;
;      - fenpin:inst|j[5]   ; 0                 ; ON      ;
;      - fenpin:inst|j[4]   ; 0                 ; ON      ;
;      - fenpin:inst|j[3]   ; 0                 ; ON      ;
;      - fenpin:inst|j[2]   ; 0                 ; ON      ;
;      - fenpin:inst|j[1]   ; 0                 ; ON      ;
;      - fenpin:inst|j[0]   ; 0                 ; ON      ;
;      - fenpin:inst|clk1   ; 0                 ; ON      ;
;      - fenpin:inst|j[16]  ; 0                 ; ON      ;
;      - fenpin:inst|j[14]  ; 0                 ; ON      ;
;      - fenpin:inst|j[10]  ; 0                 ; ON      ;
;      - fenpin:inst|j[6]   ; 0                 ; ON      ;
+---------------------------+-------------------+---------+


+----------------------------------------------------------------------------------------------------------------------------------+
; Control Signals                                                                                                                  ;
+------------------------+---------------+---------+----------------------------+--------+----------------------+------------------+
; Name                   ; Location      ; Fan-Out ; Usage                      ; Global ; Global Resource Used ; Global Line Name ;
+------------------------+---------------+---------+----------------------------+--------+----------------------+------------------+
; clk                    ; PIN_93        ; 37      ; Clock                      ; yes    ; Global Clock         ; GCLK6            ;
; cnt_10:inst1|Equal0~41 ; LC_X18_Y10_N5 ; 5       ; Sync. clear                ; no     ; --                   ; --               ;
; cnt_10:inst1|co        ; LC_X19_Y10_N0 ; 6       ; Clock                      ; yes    ; Global Clock         ; GCLK5            ;
; cnt_10:inst2|Equal0~41 ; LC_X15_Y6_N4  ; 5       ; Sync. clear                ; no     ; --                   ; --               ;
; cnt_10:inst2|co        ; LC_X15_Y6_N9  ; 10      ; Clock                      ; yes    ; Global Clock         ; GCLK3            ;
; cnt_12:inst5|QL[2]~73  ; LC_X19_Y10_N6 ; 4       ; Sync. clear                ; no     ; --                   ; --               ;
; cnt_60:inst3|Equal1~39 ; LC_X15_Y6_N3  ; 8       ; Sync. clear                ; no     ; --                   ; --               ;
; cnt_60:inst3|co        ; LC_X15_Y6_N2  ; 10      ; Clock                      ; yes    ; Global Clock         ; GCLK2            ;
; cnt_60:inst4|Equal1~39 ; LC_X18_Y11_N8 ; 8       ; Sync. clear                ; no     ; --                   ; --               ;
; cnt_60:inst4|co        ; LC_X18_Y11_N9 ; 9       ; Clock                      ; yes    ; Global Clock         ; GCLK7            ;
; fenpin:inst|clk1       ; LC_X23_Y8_N6  ; 5       ; Clock                      ; yes    ; Global Clock         ; GCLK4            ;
; fp2:inst12|clk1        ; LC_X8_Y6_N4   ; 3       ; Clock                      ; yes    ; Global Clock         ; GCLK1            ;
; reset                  ; PIN_67        ; 36      ; Async. clear               ; no     ; --                   ; --               ;
; start                  ; PIN_91        ; 20      ; Async. clear, Clock enable ; no     ; --                   ; --               ;
; xian:inst6|Mux22~55    ; LC_X20_Y12_N2 ; 7       ; Latch enable               ; yes    ; Global Clock         ; GCLK0