📄 decoder_display.tan.rpt
字号:
+---------------------------------------------------------------------+
; tco ;
+-------+--------------+------------+------------+-------+------------+
; Slack ; Required tco ; Actual tco ; From ; To ; From Clock ;
+-------+--------------+------------+------------+-------+------------+
; N/A ; None ; 7.457 ns ; q[2]~reg0 ; q[2] ; clk ;
; N/A ; None ; 7.446 ns ; q1[2]~reg0 ; q1[2] ; clk ;
; N/A ; None ; 7.430 ns ; q[1]~reg0 ; q[1] ; clk ;
; N/A ; None ; 7.226 ns ; q[0]~reg0 ; q[0] ; clk ;
; N/A ; None ; 7.174 ns ; q[3]~reg0 ; q[3] ; clk ;
; N/A ; None ; 7.172 ns ; q1[1]~reg0 ; q1[1] ; clk ;
; N/A ; None ; 7.116 ns ; q1[0]~reg0 ; q1[0] ; clk ;
; N/A ; None ; 6.953 ns ; q[5]~reg0 ; q[5] ; clk ;
; N/A ; None ; 6.901 ns ; q1[3]~reg0 ; q1[3] ; clk ;
; N/A ; None ; 6.853 ns ; q[4]~reg0 ; q[4] ; clk ;
; N/A ; None ; 6.659 ns ; q[6]~reg0 ; q[6] ; clk ;
+-------+--------------+------------+------------+-------+------------+
+---------------------------------------------------------------------------+
; th ;
+---------------+-------------+-----------+---------+------------+----------+
; Minimum Slack ; Required th ; Actual th ; From ; To ; To Clock ;
+---------------+-------------+-----------+---------+------------+----------+
; N/A ; None ; 0.042 ns ; data[8] ; q1[3]~reg0 ; clk ;
; N/A ; None ; -0.394 ns ; data[1] ; q1[3]~reg0 ; clk ;
; N/A ; None ; -0.503 ns ; data[8] ; q[3]~reg0 ; clk ;
; N/A ; None ; -0.504 ns ; data[8] ; q1[0]~reg0 ; clk ;
; N/A ; None ; -0.654 ns ; data[8] ; q[0]~reg0 ; clk ;
; N/A ; None ; -0.669 ns ; data[1] ; q[3]~reg0 ; clk ;
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; N/A ; None ; -0.706 ns ; data[8] ; q[4]~reg0 ; clk ;
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; N/A ; None ; -1.126 ns ; data[8] ; q[5]~reg0 ; clk ;
; N/A ; None ; -1.131 ns ; data[8] ; q[6]~reg0 ; clk ;
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; N/A ; None ; -1.424 ns ; data[1] ; q1[2]~reg0 ; clk ;
; N/A ; None ; -1.534 ns ; data[8] ; q[1]~reg0 ; clk ;
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; N/A ; None ; -4.001 ns ; data[0] ; q1[1]~reg0 ; clk ;
; N/A ; None ; -4.006 ns ; data[0] ; q[5]~reg0 ; clk ;
; N/A ; None ; -4.078 ns ; data[9] ; q[3]~reg0 ; clk ;
; N/A ; None ; -4.079 ns ; data[9] ; q1[0]~reg0 ; clk ;
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; N/A ; None ; -4.123 ns ; data[6] ; q[3]~reg0 ; clk ;
; N/A ; None ; -4.125 ns ; data[6] ; q[6]~reg0 ; clk ;
; N/A ; None ; -4.128 ns ; data[6] ; q[1]~reg0 ; clk ;
; N/A ; None ; -4.178 ns ; data[0] ; q1[0]~reg0 ; clk ;
; N/A ; None ; -4.202 ns ; data[0] ; q[6]~reg0 ; clk ;
; N/A ; None ; -4.222 ns ; data[9] ; q[0]~reg0 ; clk ;
; N/A ; None ; -4.243 ns ; data[0] ; q1[2]~reg0 ; clk ;
; N/A ; None ; -4.249 ns ; data[0] ; q[3]~reg0 ; clk ;
; N/A ; None ; -4.263 ns ; data[9] ; q[4]~reg0 ; clk ;
; N/A ; None ; -4.280 ns ; data[4] ; q[4]~reg0 ; clk ;
; N/A ; None ; -4.284 ns ; data[0] ; q[2]~reg0 ; clk ;
; N/A ; None ; -4.342 ns ; data[0] ; q[0]~reg0 ; clk ;
; N/A ; None ; -4.355 ns ; data[5] ; q[4]~reg0 ; clk ;
; N/A ; None ; -4.383 ns ; data[4] ; q1[1]~reg0 ; clk ;
; N/A ; None ; -4.387 ns ; data[7] ; q[5]~reg0 ; clk ;
; N/A ; None ; -4.388 ns ; data[4] ; q[5]~reg0 ; clk ;
; N/A ; None ; -4.401 ns ; data[7] ; q[0]~reg0 ; clk ;
; N/A ; None ; -4.401 ns ; data[7] ; q[2]~reg0 ; clk ;
; N/A ; None ; -4.407 ns ; data[5] ; q[5]~reg0 ; clk ;
; N/A ; None ; -4.409 ns ; data[7] ; q1[0]~reg0 ; clk ;
; N/A ; None ; -4.409 ns ; data[5] ; q1[1]~reg0 ; clk ;
; N/A ; None ; -4.410 ns ; data[5] ; q[2]~reg0 ; clk ;
; N/A ; None ; -4.412 ns ; data[5] ; q1[2]~reg0 ; clk ;
; N/A ; None ; -4.413 ns ; data[5] ; q[1]~reg0 ; clk ;
; N/A ; None ; -4.504 ns ; data[2] ; q[4]~reg0 ; clk ;
; N/A ; None ; -4.521 ns ; data[6] ; q[5]~reg0 ; clk ;
; N/A ; None ; -4.532 ns ; data[6] ; q[0]~reg0 ; clk ;
; N/A ; None ; -4.532 ns ; data[6] ; q[2]~reg0 ; clk ;
; N/A ; None ; -4.538 ns ; data[3] ; q[4]~reg0 ; clk ;
; N/A ; None ; -4.541 ns ; data[6] ; q1[0]~reg0 ; clk ;
; N/A ; None ; -4.545 ns ; data[2] ; q1[2]~reg0 ; clk ;
; N/A ; None ; -4.546 ns ; data[2] ; q[1]~reg0 ; clk ;
; N/A ; None ; -4.556 ns ; data[2] ; q[5]~reg0 ; clk ;
; N/A ; None ; -4.558 ns ; data[2] ; q1[1]~reg0 ; clk ;
; N/A ; None ; -4.559 ns ; data[2] ; q[2]~reg0 ; clk ;
; N/A ; None ; -4.560 ns ; data[4] ; q1[0]~reg0 ; clk ;
; N/A ; None ; -4.582 ns ; data[9] ; q1[1]~reg0 ; clk ;
; N/A ; None ; -4.584 ns ; data[4] ; q[6]~reg0 ; clk ;
; N/A ; None ; -4.586 ns ; data[9] ; q1[2]~reg0 ; clk ;
; N/A ; None ; -4.633 ns ; data[4] ; q1[2]~reg0 ; clk ;
; N/A ; None ; -4.638 ns ; data[0] ; q[1]~reg0 ; clk ;
; N/A ; None ; -4.639 ns ; data[4] ; q[3]~reg0 ; clk ;
; N/A ; None ; -4.674 ns ; data[4] ; q[2]~reg0 ; clk ;
; N/A ; None ; -4.693 ns ; data[3] ; q1[1]~reg0 ; clk ;
; N/A ; None ; -4.694 ns ; data[9] ; q[5]~reg0 ; clk ;
; N/A ; None ; -4.698 ns ; data[3] ; q[5]~reg0 ; clk ;
; N/A ; None ; -4.699 ns ; data[9] ; q[6]~reg0 ; clk ;
; N/A ; None ; -4.707 ns ; data[9] ; q[2]~reg0 ; clk ;
; N/A ; None ; -4.724 ns ; data[4] ; q[0]~reg0 ; clk ;
; N/A ; None ; -4.767 ns ; data[5] ; q1[3]~reg0 ; clk ;
; N/A ; None ; -4.799 ns ; data[5] ; q[0]~reg0 ; clk ;
; N/A ; None ; -4.842 ns ; data[3] ; q[6]~reg0 ; clk ;
; N/A ; None ; -4.862 ns ; data[5] ; q[3]~reg0 ; clk ;
; N/A ; None ; -4.864 ns ; data[5] ; q[6]~reg0 ; clk ;
; N/A ; None ; -4.870 ns ; data[3] ; q1[0]~reg0 ; clk ;
; N/A ; None ; -4.889 ns ; data[9] ; q[1]~reg0 ; clk ;
; N/A ; None ; -4.892 ns ; data[3] ; q1[2]~reg0 ; clk ;
; N/A ; None ; -4.898 ns ; data[3] ; q[3]~reg0 ; clk ;
; N/A ; None ; -4.933 ns ; data[3] ; q[2]~reg0 ; clk ;
; N/A ; None ; -4.948 ns ; data[2] ; q[0]~reg0 ; clk ;
; N/A ; None ; -4.982 ns ; data[3] ; q[0]~reg0 ; clk ;
; N/A ; None ; -5.028 ns ; data[4] ; q[1]~reg0 ; clk ;
; N/A ; None ; -5.086 ns ; data[5] ; q1[0]~reg0 ; clk ;
; N/A ; None ; -5.141 ns ; data[2] ; q1[3]~reg0 ; clk ;
; N/A ; None ; -5.219 ns ; data[2] ; q1[0]~reg0 ; clk ;
; N/A ; None ; -5.236 ns ; data[2] ; q[3]~reg0 ; clk ;
; N/A ; None ; -5.238 ns ; data[2] ; q[6]~reg0 ; clk ;
; N/A ; None ; -5.287 ns ; data[3] ; q[1]~reg0 ; clk ;
; N/A ; None ; -5.456 ns ; data[0] ; q1[3]~reg0 ; clk ;
; N/A ; None ; -5.842 ns ; data[4] ; q1[3]~reg0 ; clk ;
; N/A ; None ; -6.103 ns ; data[3] ; q1[3]~reg0 ; clk ;
+---------------+-------------+-----------+---------+------------+----------+
+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Timing Analyzer
Info: Version 6.0 Build 178 04/27/2006 SJ Full Version
Info: Processing started: Tue Oct 07 15:12:50 2008
Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off decoder_display -c decoder_display --timing_analysis_only
Warning: Found pins functioning as undefined clocks and/or memory enables
Info: Assuming node "clk" is an undefined clock
Info: No valid register-to-register data paths exist for clock "clk"
Info: tsu for register "q[3]~reg0" (data pin = "data[3]", clock pin = "clk") is 9.246 ns
Info: + Longest pin to register delay is 11.950 ns
Info: 1: + IC(0.000 ns) + CELL(0.832 ns) = 0.832 ns; Loc. = PIN_K22; Fanout = 4; PIN Node = 'data[3]'
Info: 2: + IC(5.592 ns) + CELL(0.376 ns) = 6.800 ns; Loc. = LCCOMB_X46_Y30_N28; Fanout = 3; COMB Node = 'Equal2~84'
Info: 3: + IC(0.267 ns) + CELL(0.420 ns) = 7.487 ns; Loc. = LCCOMB_X46_Y30_N22; Fanout = 3; COMB Node = 'Equal1~85'
Info: 4: + IC(0.449 ns) + CELL(0.420 ns) = 8.356 ns; Loc. = LCCOMB_X47_Y30_N30; Fanout = 4; COMB Node = 'Equal1~86'
Info: 5: + IC(0.448 ns) + CELL(0.150 ns) = 8.954 ns; Loc. = LCCOMB_X46_Y30_N0; Fanout = 3; COMB Node = 'Equal1~87'
Info: 6: + IC(0.456 ns) + CELL(0.242 ns) = 9.652 ns; Loc. = LCCOMB_X47_Y30_N24; Fanout = 5; COMB Node = 'WideNor0~177'
Info: 7: + IC(0.674 ns) + CELL(0.420 ns) = 10.746 ns; Loc. = LCCOMB_X47_Y30_N22; Fanout = 3; COMB Node = 'WideOr5~4'
Info: 8: + IC(0.682 ns) + CELL(0.438 ns) = 11.866 ns; Loc. = LCCOMB_X47_Y30_N6; Fanout = 1; COMB Node = 'WideOr3'
Info: 9: + IC(0.000 ns) + CELL(0.084 ns) = 11.950 ns; Loc. = LCFF_X47_Y30_N7; Fanout = 1; REG Node = 'q[3]~reg0'
Info: Total cell delay = 3.382 ns ( 28.30 % )
Info: Total interconnect delay = 8.568 ns ( 71.70 % )
Info: + Micro setup delay of destination is -0.036 ns
Info: - Shortest clock path from clock "clk" to destination register is 2.668 ns
Info: 1: + IC(0.000 ns) + CELL(0.999 ns) = 0.999 ns; Loc. = PIN_P2; Fanout = 1; CLK Node = 'clk'
Info: 2: + IC(0.118 ns) + CELL(0.000 ns) = 1.117 ns; Loc. = CLKCTRL_G3; Fanout = 11; COMB Node = 'clk~clkctrl'
Info: 3: + IC(1.014 ns) + CELL(0.537 ns) = 2.668 ns; Loc. = LCFF_X47_Y30_N7; Fanout = 1; REG Node = 'q[3]~reg0'
Info: Total cell delay = 1.536 ns ( 57.57 % )
Info: Total interconnect delay = 1.132 ns ( 42.43 % )
Info: tco from clock "clk" to destination pin "q[2]" through register "q[2]~reg0" is 7.457 ns
Info: + Longest clock path from clock "clk" to source register is 2.668 ns
Info: 1: + IC(0.000 ns) + CELL(0.999 ns) = 0.999 ns; Loc. = PIN_P2; Fanout = 1; CLK Node = 'clk'
Info: 2: + IC(0.118 ns) + CELL(0.000 ns) = 1.117 ns; Loc. = CLKCTRL_G3; Fanout = 11; COMB Node = 'clk~clkctrl'
Info: 3: + IC(1.014 ns) + CELL(0.537 ns) = 2.668 ns; Loc. = LCFF_X47_Y30_N1; Fanout = 1; REG Node = 'q[2]~reg0'
Info: Total cell delay = 1.536 ns ( 57.57 % )
Info: Total interconnect delay = 1.132 ns ( 42.43 % )
Info: + Micro clock to output delay of source is 0.250 ns
Info: + Longest register to pin delay is 4.539 ns
Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LCFF_X47_Y30_N1; Fanout = 1; REG Node = 'q[2]~reg0'
Info: 2: + IC(1.897 ns) + CELL(2.642 ns) = 4.539 ns; Loc. = PIN_N18; Fanout = 0; PIN Node = 'q[2]'
Info: Total cell delay = 2.642 ns ( 58.21 % )
Info: Total interconnect delay = 1.897 ns ( 41.79 % )
Info: th for register "q1[3]~reg0" (data pin = "data[8]", clock pin = "clk") is 0.042 ns
Info: + Longest clock path from clock "clk" to destination register is 2.668 ns
Info: 1: + IC(0.000 ns) + CELL(0.999 ns) = 0.999 ns; Loc. = PIN_P2; Fanout = 1; CLK Node = 'clk'
Info: 2: + IC(0.118 ns) + CELL(0.000 ns) = 1.117 ns; Loc. = CLKCTRL_G3; Fanout = 11; COMB Node = 'clk~clkctrl'
Info: 3: + IC(1.014 ns) + CELL(0.537 ns) = 2.668 ns; Loc. = LCFF_X46_Y30_N9; Fanout = 1; REG Node = 'q1[3]~reg0'
Info: Total cell delay = 1.536 ns ( 57.57 % )
Info: Total interconnect delay = 1.132 ns ( 42.43 % )
Info: + Micro hold delay of destination is 0.266 ns
Info: - Shortest pin to register delay is 2.892 ns
Info: 1: + IC(0.000 ns) + CELL(0.979 ns) = 0.979 ns; Loc. = PIN_D13; Fanout = 5; PIN Node = 'data[8]'
Info: 2: + IC(1.554 ns) + CELL(0.275 ns) = 2.808 ns; Loc. = LCCOMB_X46_Y30_N8; Fanout = 1; COMB Node = 'q1~0'
Info: 3: + IC(0.000 ns) + CELL(0.084 ns) = 2.892 ns; Loc. = LCFF_X46_Y30_N9; Fanout = 1; REG Node = 'q1[3]~reg0'
Info: Total cell delay = 1.338 ns ( 46.27 % )
Info: Total interconnect delay = 1.554 ns ( 53.73 % )
Info: Quartus II Timing Analyzer was successful. 0 errors, 1 warning
Info: Processing ended: Tue Oct 07 15:12:51 2008
Info: Elapsed time: 00:00:02
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