test_box_main.vhd

uart VHDL code : include tx,rx,parity bit control

--============================================================================
-- Project 			: 雀急 楷搬扁
-- Date				: 2006. 8. 4.
-- Version			: 0.99 矫氰侩
-- Programmer		: Byungchan Son
-- Project Fumction	: CPU 焊靛 风橇 力绢
-- Module Function	: 傈眉 葛碘 烹钦
-- Language			: VHDL
--============================================================================
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.numeric_std.all;
--============================================================================
-- 涝免仿 器飘 沥狼
--============================================================================
entity test_box_main is
	port(
		-- 矫胶袍 脚龋
		reset_n : in std_logic;
		clock_in : in std_logic;
		clock_out : out std_logic;
		-- CPU interface
		ale : in std_logic;
		wr_n : in std_logic;
		rd_n : in std_logic;
		addr : in std_logic_vector(7 downto 0);
		data : inout std_logic_vector(7 downto 0);
		-- COM 脚龋
		com_tx_line : out std_logic_vector(6 downto 0);
		com_rx_line : in std_logic_vector(6 downto 0);
		com0_enable : out std_logic_vector(1 downto 0);
		com1_enable : out std_logic_vector(1 downto 0);
		cdma_enable : out std_logic
		);
end test_box_main;
--============================================================================
-- 备炼 沥狼