hanshu.map.rpt

来自「用FPGA做的DDS函数信号发生器」· RPT 代码 · 共 397 行 · 第 1/5 页

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;    |sM:inst5|                              ; 0 (0)             ; 0 (0)        ; 2560        ; 0            ; 0       ; 0         ; 0    ; 0            ; |hanshu|sM:inst5                                                                                                                                                  ;
;       |altsyncram:altsyncram_component|    ; 0 (0)             ; 0 (0)        ; 2560        ; 0            ; 0       ; 0         ; 0    ; 0            ; |hanshu|sM:inst5|altsyncram:altsyncram_component                                                                                                                  ;
;          |altsyncram_pov:auto_generated|   ; 0 (0)             ; 0 (0)        ; 2560        ; 0            ; 0       ; 0         ; 0    ; 0            ; |hanshu|sM:inst5|altsyncram:altsyncram_component|altsyncram_pov:auto_generated                                                                                    ;
;    |shuchu2:inst17|                        ; 24 (24)           ; 0 (0)        ; 0           ; 0            ; 0       ; 0         ; 0    ; 0            ; |hanshu|shuchu2:inst17                                                                                                                                            ;
+--------------------------------------------+-------------------+--------------+-------------+--------------+---------+-----------+------+--------------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis RAM Summary                                                                                                                                             ;
+-----------------------------------------------------------------------------------+------+------+--------------+--------------+--------------+--------------+------+---------+
; Name                                                                              ; Type ; Mode ; Port A Depth ; Port A Width ; Port B Depth ; Port B Width ; Size ; MIF     ;
+-----------------------------------------------------------------------------------+------+------+--------------+--------------+--------------+--------------+------+---------+
; sM:inst5|altsyncram:altsyncram_component|altsyncram_pov:auto_generated|ALTSYNCRAM ; AUTO ; ROM  ; 256          ; 10           ; --           ; --           ; 2560 ; sin.mif ;
+-----------------------------------------------------------------------------------+------+------+--------------+--------------+--------------+--------------+------+---------+


+-----------------------------------------------------+
; Analysis & Synthesis DSP Block Usage Summary        ;
+---------------------------------------+-------------+
; Statistic                             ; Number Used ;
+---------------------------------------+-------------+
; Simple Multipliers (9-bit)            ; 0           ;
; Simple Multipliers (18-bit)           ; 2           ;
; Embedded Multiplier Blocks            ; --          ;
; Embedded Multiplier 9-bit elements    ; 4           ;
; Signed Embedded Multipliers           ; 0           ;
; Unsigned Embedded Multipliers         ; 2           ;
; Mixed Sign Embedded Multipliers       ; 0           ;
; Variable Sign Embedded Multipliers    ; 0           ;
; Dedicated Input Shift Register Chains ; 0           ;
+---------------------------------------+-------------+
Note: number of Embedded Multiplier Blocks used is only available after a successful fit.


+---------------------------------------------------+
; User-Specified and Inferred Latches               ;
+-----------------------------------------------+---+
; Latch Name                                    ;   ;
+-----------------------------------------------+---+
; last:inst1|x[19]                              ;   ;
; last:inst1|x[18]                              ;   ;
; Number of user-specified and inferred latches ; 2 ;
+-----------------------------------------------+---+
Note: All latches listed above may not be present at the end of synth