📄 fft_fun.v
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`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // // Create Date: 09:50:02 06/04/2008 // Design Name: // Module Name: fft_fun // Project Name: // Target Devices: // Tool versions: // Description: //// Dependencies: //// Revision: // Revision 0.01 - File Created// Additional Comments: ////////////////////////////////////////////////////////////////////////////////////module fft_fun(din_re,din_im,clk,rst,data_load_start,dout_re,dout_im,blk,data_valid); //input input clk; input rst; input data_load_start; input [7 : 0] din_re; input [7 : 0] din_im; //output output [7 : 0] dout_re; output [7 : 0] dout_im; output data_valid; output [4 : 0] blk;
//其他配置信号
wire rfd; reg unload;
wire edone;
wire done;
wire core_busy; wire [13 : 0] din_index; wire [13 : 0] dout_index; parameter VCC = 1'b1; parameter GND = 1'b0; fft64 fftdot64(
//input .clk(clk),
.sclr(rst), .start(data_load_start),
.xn_re(din_re), .xn_im(din_im),
//output
.xk_re(dout_re),
.xk_im(dout_im),
.blk_exp(blk),
.dv(data_valid),
//other
.ce(VCC), .fwd_inv_we(VCC), .fwd_inv(VCC), .rfd(rfd), .unload(unload), .edone(edone), .done(done), .busy(core_busy), .xn_index(din_index), .xk_index(dout_index)
); /*/////////////////////////////////////////////////////////////////always @ (posedge clk or posedge rst) begin if(rst) begin unload <= 0; din_re <= 0; din_im <= 0; end end/////////////////////////////////////////////////////////////////////always @ (posedge clk or posedge rst) begin if(rst) begin dout_re <= 0; dout_im <= 0; end end*/endmodule
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