说明.txt

一个关于VHDL的cpld开发实验程序

此为实验五 利用硬件描述语言进行数字钟设计例程：
count60 为60归0 vhdl 参考程序。
    其中时钟输入inclk为p183脚，outputa、outputb分别接至芯片p168 p167 p166  p164 p163 p162 p161 p177 p176 p175 p174 p173 p172  p170.实验现象为60归0显示（数码管显示00-60）。