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来自「一个关于VHDL的cpld开发实验程序」· 文本 代码 · 共 3 行

此为实验三 全加器设计、仿真与下载例程：
summator为四位全加器电路：
    四位全加器输入A0、A1、A2、A3分别对应芯片管脚P112、P111、P104、P103，B0、B1、B2、B3分别对应管脚P116、P115、P114、P113.进位输入对应P119.输出OA、OB、OC、OD、OE、OF、OG分别对应芯片管脚P161、P162、P163、P164、P166、P167、P168.进位输出为芯片P122脚。实验为四位BCD码加法，输出由数码管显示。