reg32b.v

来自「用VHDL语言描述的工程实例频率计（在quartus 7.2中使用）」· Verilog 代码 · 共 14 行

module reg32b(load,din,dout);
	input 	load;
	input 	[31:0] din;
	output	[31:0] dout;
	
	reg		[31:0] dout;
	
	always @ (posedge load)
		begin 
			if(load)
			dout <= din;
		end
endmodule