second.v

来自「用VHDL语言描述的工程实例频率计（在quartus 7.2中使用）」· Verilog 代码 · 共 9 行

9 行

module second(sec_out);
	output	sec_out;
	reg 	sec_out;
	
	initial #10 sec_out = 0;	
	always @(sec_out)
		#10 sec_out <= ~sec_out;
endmodule

second.v - 源码说明

本页面展示了「用VHDL语言描述的工程实例频率计（在quartus 7.2中使用）」中的 second.v 源码文件，采用 Verilog 编程语言编写，共 9 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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