📄 pocp.sim.rpt
字号:
; |pocp|POC:inst1|SR~1 ; |pocp|POC:inst1|SR~1 ; out ;
; |pocp|POC:inst1|BR[2] ; |pocp|POC:inst1|BR[2] ; out ;
; |pocp|POC:inst1|BR[1] ; |pocp|POC:inst1|BR[1] ; out ;
; |pocp|POC:inst1|SR[7] ; |pocp|POC:inst1|SR[7] ; out ;
; |pocp|POC:inst1|TR ; |pocp|POC:inst1|TR ; out ;
; |pocp|POC:inst1|PD[2]~reg0 ; |pocp|POC:inst1|PD[2]~reg0 ; out ;
; |pocp|POC:inst1|PD[1]~reg0 ; |pocp|POC:inst1|PD[1]~reg0 ; out ;
; |pocp|POC:inst1|IRQ ; |pocp|POC:inst1|IRQ ; out ;
; |pocp|POC:inst1|process0~2 ; |pocp|POC:inst1|process0~2 ; out ;
; |pocp|POC:inst1|process0~3 ; |pocp|POC:inst1|process0~3 ; out ;
; |pocp|POC:inst1|process0~5 ; |pocp|POC:inst1|process0~5 ; out ;
; |pocp|POC:inst1|process0~7 ; |pocp|POC:inst1|process0~7 ; out ;
; |pocp|POC:inst1|process0~9 ; |pocp|POC:inst1|process0~9 ; out ;
; |pocp|POC:inst1|process0~11 ; |pocp|POC:inst1|process0~11 ; out ;
; |pocp|POC:inst1|PD[3] ; |pocp|POC:inst1|PD[3] ; out ;
; |pocp|POC:inst1|process0~13 ; |pocp|POC:inst1|process0~13 ; out ;
; |pocp|POC:inst1|PD[2] ; |pocp|POC:inst1|PD[2] ; out ;
; |pocp|POC:inst1|process0~15 ; |pocp|POC:inst1|process0~15 ; out ;
; |pocp|POC:inst1|PD[1] ; |pocp|POC:inst1|PD[1] ; out ;
+-------------------------------+-------------------------------+------------------+
The following table displays output ports that do not toggle to 1 during simulation.
+----------------------------------------------------------------------------------+
; Missing 1-Value Coverage ;
+-------------------------------+-------------------------------+------------------+
; Node Name ; Output Port Name ; Output Port Type ;
+-------------------------------+-------------------------------+------------------+
; |pocp|addr[2] ; |pocp|addr[2] ; out ;
; |pocp|addr[1] ; |pocp|addr[1] ; out ;
; |pocp|addr[0] ; |pocp|addr[0] ; out ;
; |pocp|data[7] ; |pocp|data[7] ; out ;
; |pocp|pd[7] ; |pocp|pd[7] ; pin_out ;
; |pocp|pd[6] ; |pocp|pd[6] ; pin_out ;
; |pocp|pd[5] ; |pocp|pd[5] ; pin_out ;
; |pocp|pd[4] ; |pocp|pd[4] ; pin_out ;
; |pocp|pd[0] ; |pocp|pd[0] ; pin_out ;
; |pocp|printer:inst|74193:7|23 ; |pocp|printer:inst|74193:7|23 ; out ;
; |pocp|POC:inst1|BR~0 ; |pocp|POC:inst1|BR~0 ; out ;
; |pocp|POC:inst1|BR~1 ; |pocp|POC:inst1|BR~1 ; out ;
; |pocp|POC:inst1|BR~2 ; |pocp|POC:inst1|BR~2 ; out ;
; |pocp|POC:inst1|BR~3 ; |pocp|POC:inst1|BR~3 ; out ;
; |pocp|POC:inst1|BR[6] ; |pocp|POC:inst1|BR[6] ; out ;
; |pocp|POC:inst1|BR[5] ; |pocp|POC:inst1|BR[5] ; out ;
; |pocp|POC:inst1|BR[4] ; |pocp|POC:inst1|BR[4] ; out ;
; |pocp|POC:inst1|BR[0] ; |pocp|POC:inst1|BR[0] ; out ;
; |pocp|POC:inst1|PD[7]~reg0 ; |pocp|POC:inst1|PD[7]~reg0 ; out ;
; |pocp|POC:inst1|PD[6]~reg0 ; |pocp|POC:inst1|PD[6]~reg0 ; out ;
; |pocp|POC:inst1|PD[5]~reg0 ; |pocp|POC:inst1|PD[5]~reg0 ; out ;
; |pocp|POC:inst1|PD[4]~reg0 ; |pocp|POC:inst1|PD[4]~reg0 ; out ;
; |pocp|POC:inst1|PD[0]~reg0 ; |pocp|POC:inst1|PD[0]~reg0 ; out ;
; |pocp|POC:inst1|PD[7] ; |pocp|POC:inst1|PD[7] ; out ;
; |pocp|POC:inst1|PD[6] ; |pocp|POC:inst1|PD[6] ; out ;
; |pocp|POC:inst1|PD[5] ; |pocp|POC:inst1|PD[5] ; out ;
; |pocp|POC:inst1|PD[4] ; |pocp|POC:inst1|PD[4] ; out ;
; |pocp|POC:inst1|PD[0] ; |pocp|POC:inst1|PD[0] ; out ;
; |pocp|POC:inst1|BR[7] ; |pocp|POC:inst1|BR[7] ; out ;
; |pocp|rtl~0 ; |pocp|rtl~0 ; out0 ;
+-------------------------------+-------------------------------+------------------+
The following table displays output ports that do not toggle to 0 during simulation.
+----------------------------------------------------------------------------------+
; Missing 0-Value Coverage ;
+-------------------------------+-------------------------------+------------------+
; Node Name ; Output Port Name ; Output Port Type ;
+-------------------------------+-------------------------------+------------------+
; |pocp|RESET ; |pocp|RESET ; out ;
; |pocp|addr[2] ; |pocp|addr[2] ; out ;
; |pocp|addr[1] ; |pocp|addr[1] ; out ;
; |pocp|addr[0] ; |pocp|addr[0] ; out ;
; |pocp|data[7] ; |pocp|data[7] ; out ;
; |pocp|data[6] ; |pocp|data[6] ; out ;
; |pocp|printer:inst|74193:7|23 ; |pocp|printer:inst|74193:7|23 ; out ;
; |pocp|POC:inst1|BR~0 ; |pocp|POC:inst1|BR~0 ; out ;
; |pocp|POC:inst1|BR~1 ; |pocp|POC:inst1|BR~1 ; out ;
; |pocp|POC:inst1|BR~2 ; |pocp|POC:inst1|BR~2 ; out ;
; |pocp|POC:inst1|BR~3 ; |pocp|POC:inst1|BR~3 ; out ;
; |pocp|POC:inst1|BR~4 ; |pocp|POC:inst1|BR~4 ; out ;
; |pocp|POC:inst1|BR[6] ; |pocp|POC:inst1|BR[6] ; out ;
; |pocp|POC:inst1|BR[5] ; |pocp|POC:inst1|BR[5] ; out ;
; |pocp|POC:inst1|BR[4] ; |pocp|POC:inst1|BR[4] ; out ;
; |pocp|POC:inst1|BR[3] ; |pocp|POC:inst1|BR[3] ; out ;
; |pocp|POC:inst1|BR[0] ; |pocp|POC:inst1|BR[0] ; out ;
; |pocp|POC:inst1|PD[7]~reg0 ; |pocp|POC:inst1|PD[7]~reg0 ; out ;
; |pocp|POC:inst1|PD[6]~reg0 ; |pocp|POC:inst1|PD[6]~reg0 ; out ;
; |pocp|POC:inst1|PD[5]~reg0 ; |pocp|POC:inst1|PD[5]~reg0 ; out ;
; |pocp|POC:inst1|PD[4]~reg0 ; |pocp|POC:inst1|PD[4]~reg0 ; out ;
; |pocp|POC:inst1|PD[3]~reg0 ; |pocp|POC:inst1|PD[3]~reg0 ; out ;
; |pocp|POC:inst1|PD[0]~reg0 ; |pocp|POC:inst1|PD[0]~reg0 ; out ;
; |pocp|POC:inst1|BR[7] ; |pocp|POC:inst1|BR[7] ; out ;
; |pocp|rtl~0 ; |pocp|rtl~0 ; out0 ;
+-------------------------------+-------------------------------+------------------+
+---------------------+
; Simulator INI Usage ;
+--------+------------+
; Option ; Usage ;
+--------+------------+
+--------------------+
; Simulator Messages ;
+--------------------+
Info: *******************************************************************
Info: Running Quartus II Simulator
Info: Version 5.1 Build 176 10/26/2005 SJ Full Version
Info: Processing started: Sun Mar 15 17:45:31 2009
Info: Command: quartus_sim --read_settings_files=on --write_settings_files=off pocp -c pocp
Info: Option to preserve fewer signal transitions to reduce memory requirements is enabled
Info: Simulation has been partitioned into sub-simulations according to the maximum transition count determined by the engine. Transitions from memory will be flushed out to disk at the end of each sub-simulation to reduce memory requirements.
Warning: Found clock-sensitive change during active clock edge at time 5.0 ns on register "|pocp|POC:inst1|TR"
Warning: Found clock-sensitive change during active clock edge at time 17.0 ns on register "|pocp|POC:inst1|process0~2"
Warning: Found clock-sensitive change during active clock edge at time 17.0 ns on register "|pocp|POC:inst1|process0~3"
Warning: Found clock-sensitive change during active clock edge at time 17.0 ns on register "|pocp|POC:inst1|process0~5"
Warning: Found clock-sensitive change during active clock edge at time 17.0 ns on register "|pocp|POC:inst1|process0~7"
Warning: Found clock-sensitive change during active clock edge at time 17.0 ns on register "|pocp|POC:inst1|process0~9"
Warning: Found clock-sensitive change during active clock edge at time 17.0 ns on register "|pocp|POC:inst1|process0~11"
Warning: Found clock-sensitive change during active clock edge at time 17.0 ns on register "|pocp|POC:inst1|process0~13"
Warning: Found clock-sensitive change during active clock edge at time 17.0 ns on register "|pocp|POC:inst1|process0~15"
Warning: Found clock-sensitive change during active clock edge at time 25.0 ns on register "|pocp|POC:inst1|BR[1]"
Warning: Found clock-sensitive change during active clock edge at time 25.0 ns on register "|pocp|POC:inst1|SR[7]"
Warning: Found clock-sensitive change during active clock edge at time 25.0 ns on register "|pocp|POC:inst1|PD[1]~reg0"
Info: Simulation partitioned into 1 sub-simulations
Info: Simulation coverage is 58.33 %
Info: Number of transitions in simulation is 9155
Info: Quartus II Simulator was successful. 0 errors, 12 warnings
Info: Processing ended: Sun Mar 15 17:45:31 2009
Info: Elapsed time: 00:00:01
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