aaa3_8.v

来自「基于quartus II软件 用verilog 语言描述的38译码器」· Verilog 代码 · 共 25 行

module aaa3_8(in,out);

output [7:0] out;
input [2:0] in;
reg [7:0] out;

always @(in)

case(in)
3'b000:out=8'b01111111;
3'b001:out=8'b10111111;
3'b010:out=8'b11011111;
3'b100:out=8'b11101111;
3'b011:out=8'b11110111;
3'b101:out=8'b11111011;
3'b110:out=8'b11111101;
3'b111:out=8'b11111110;
endcase
endmodule
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