📄 color.fit.rpt
字号:
; 130 ; 106 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 131 ; 107 ; 2 ; R ; output ; LVTTL ; ; Column I/O ; Y ;
; 132 ; 108 ; 2 ; G ; output ; LVTTL ; ; Column I/O ; Y ;
; 133 ; 109 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 134 ; 110 ; 2 ; B ; output ; LVTTL ; ; Column I/O ; Y ;
; 135 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; ;
; 136 ; ; 1 ; GND ; gnd ; ; ; -- ; ;
; 137 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ;
; 138 ; ; 1 ; GND ; gnd ; ; ; -- ; ;
; 139 ; 111 ; 2 ; HS ; output ; LVTTL ; ; Column I/O ; Y ;
; 140 ; 112 ; 2 ; VS ; output ; LVTTL ; ; Column I/O ; Y ;
; 141 ; 113 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 142 ; 114 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 143 ; 115 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 144 ; 116 ; 2 ; GND* ; ; ; ; Column I/O ; ;
+----------+------------+----------+----------------+--------+--------------+---------+------------+-----------------+
+------------------------------------------------------------------+
; Output Pin Load For Reported TCO ;
+---------------------+-------+------------------------------------+
; I/O Standard ; Load ; Termination Resistance ;
+---------------------+-------+------------------------------------+
; LVTTL ; 10 pF ; Not Available ;
; LVCMOS ; 10 pF ; Not Available ;
; 2.5 V ; 10 pF ; Not Available ;
; 1.8 V ; 10 pF ; Not Available ;
; 1.5 V ; 10 pF ; Not Available ;
; SSTL-3 Class I ; 30 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-3 Class II ; 30 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class I ; 30 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class II ; 30 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; Differential SSTL-2 ; 30 pF ; (See SSTL-2) ;
; LVDS ; 4 pF ; 100 Ohm ;
; RSDS ; 0 pF ; 100 Ohm ;
+---------------------+-------+------------------------------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+----------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+---------------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Full Hierarchy Name ;
+----------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+---------------------+
; |COLOR ; 57 (57) ; 20 ; 0 ; 7 ; 0 ; 37 (37) ; 2 (2) ; 18 (18) ; 14 (14) ; |COLOR ;
+----------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+---------------------+
+-------------------------------------------------------------------------------+
; Delay Chain Summary ;
+------+----------+---------------+---------------+-----------------------+-----+
; Name ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ;
+------+----------+---------------+---------------+-----------------------+-----+
; MD ; Input ; OFF ; ON ; -- ; -- ;
; CLK ; Input ; OFF ; OFF ; -- ; -- ;
; HS ; Output ; -- ; -- ; -- ; -- ;
; VS ; Output ; -- ; -- ; -- ; -- ;
; R ; Output ; -- ; -- ; -- ; -- ;
; G ; Output ; -- ; -- ; -- ; -- ;
; B ; Output ; -- ; -- ; -- ; -- ;
+------+----------+---------------+---------------+-----------------------+-----+
+---------------------------------------------------+
; Pad To Core Delay Chain Fanout ;
+---------------------+-------------------+---------+
; Source Pin / Fanout ; Pad To Core Index ; Setting ;
+---------------------+-------------------+---------+
; MD ; ; ;
; - MMD[0] ; 0 ; OFF ;
; - MMD[1] ; 0 ; OFF ;
; - GRB[2] ; 1 ; ON ;
; - GRB[3] ; 1 ; ON ;
; - GRB[1] ; 1 ; ON ;
; CLK ; ; ;
+---------------------+-------------------+---------+
+--------------------------------------------------------------------------------------------------+
; Control Signals ;
+-------+--------------+---------+--------------+--------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ;
+-------+--------------+---------+--------------+--------+----------------------+------------------+
; CC[4] ; LC_X8_Y11_N7 ; 15 ; Clock ; yes ; Global clock ; GCLK1 ;
; CLK ; PIN_92 ; 4 ; Clock ; yes ; Global clock ; GCLK7 ;
; FS[0] ; LC_X8_Y10_N6 ; 4 ; Clock enable ; no ; -- ; -- ;
; FS[3] ; LC_X8_Y10_N5 ; 8 ; Clock ; yes ; Global clock ; GCLK3 ;
; MD ; PIN_1 ; 5 ; Clock ; yes ; Global clock ; GCLK2 ;
+-------+--------------+---------+--------------+--------+----------------------+------------------+
+--------------------------------------------------------------------------+
; Global & Other Fast Signals ;
+-------+--------------+---------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
+-------+--------------+---------+----------------------+------------------+
; CC[4] ; LC_X8_Y11_N7 ; 15 ; Global clock ; GCLK1 ;
; CLK ; PIN_92 ; 4 ; Global clock ; GCLK7 ;
; FS[3] ; LC_X8_Y10_N5 ; 8 ; Global clock ; GCLK3 ;
; MD ; PIN_1 ; 5 ; Global clock ; GCLK2 ;
+-------+--------------+---------+----------------------+------------------+
+---------------------------------+
; Non-Global High Fan-Out Signals ;
+---------------+-----------------+
; Name ; Fan-Out ;
+---------------+-----------------+
; LessThan~582 ; 9 ;
; LL[7] ; 8 ;
; LL[6] ; 8 ;
; LL[5] ; 7 ;
; LL[0] ; 6 ;
; CC[2] ; 6 ;
; LL[4] ; 6 ;
; LL[8] ; 6 ;
; CC[3] ; 6 ;
; LL[3] ; 5 ;
; reduce_nor~84 ; 5 ;
; MMD[1] ; 5 ;
; MMD[0] ; 5 ;
; LessThan~581 ; 5 ;
; FS[0] ; 4 ;
; FS[1] ; 4 ;
; add~43COUT ; 4 ;
; reduce_nor~4 ; 4 ;
; CC[1] ; 4 ;
; FS[2] ; 3 ;
; LL[2] ; 3 ;
; LL[1] ; 2 ;
; CC[0] ; 2 ;
; GRBY~29 ; 2 ;
; GRBY[2]~816 ; 2 ;
; add~39COUT1 ; 1 ;
; add~39COUT0 ; 1 ;
; add~39 ; 1 ;
; add~40COUT1 ; 1 ;
; add~40COUT0 ; 1 ;
; add~40 ; 1 ;
; add~34COUT1 ; 1 ;
; add~34COUT0 ; 1 ;
; add~34 ; 1 ;
; add~41COUT1 ; 1 ;
; add~41COUT0 ; 1 ;
; add~41 ; 1 ;
; add~35COUT1 ; 1 ;
; add~35COUT0 ; 1 ;
; add~35 ; 1 ;
; add~36COUT1 ; 1 ;
; add~36COUT0 ; 1 ;
; add~36 ; 1 ;
; add~42COUT1 ; 1 ;
; add~42COUT0 ; 1 ;
; add~42 ; 1 ;
; add~43 ; 1 ;
; add~46COUT1 ; 1 ;
; add~46COUT0 ; 1 ;
; add~46 ; 1 ;
+---------------+-----------------+
+----------------------------------------------------+
; Interconnect Usage Summary ;
+----------------------------+-----------------------+
; Interconnect Resource Type ; Usage ;
+----------------------------+-----------------------+
; C4s ; 39 / 8,840 ( < 1 % ) ;
; Direct links ; 21 / 11,506 ( < 1 % ) ;
; Global clocks ; 4 / 8 ( 50 % ) ;
; LAB clocks ; 4 / 156 ( 2 % ) ;
; LUT chains ; 1 / 2,619 ( < 1 % ) ;
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