tuart_rec.v

来自「大幅噶是大法师父啊方式大法发生的发生的发生的发生的发达省份发」· Verilog 代码 · 共 53 行

module test_uart_rec;
reg [0:0] rst,baud_clk_16x,sin,rd_n;
wire [7:0] dout;
wire [0:0] drdy;

initial
begin
baud_clk_16x=0;
forever #1 baud_clk_16x=~baud_clk_16x;
end

initial

begin
rst=0;
#2 rst=1;
#1 rst=0;
end

initial
begin
rd_n=1;
#4 rd_n=0;
#1 rd_n=1;
end

initial
begin
sin=0;
forever #32 sin=~sin;
//sin=1;
end

uart_rec my_uart_rec(.rst(rst),.baud_clk_16x(baud_clk_16x),.sin(sin),.dout(dout),.rd_n(rd_n),.drdy(drdy));



endmodule