tcounter_16b.v

来自「大幅噶是大法师父啊方式大法发生的发生的发生的发生的发达省份发」· Verilog 代码 · 共 36 行

module test_counter_16b;

reg clk,reset;
wire [3:0] count0,count1,count2,count3;

counter_16b mycounter(.count0(count0),.count1(count1),.count2(count2),.count3(count3),.clock(clk),.resetb(reset));

initial
   begin
	clk=0;
	forever #10 clk=!clk;
   end

initial
   begin
    reset=1;
    #15 reset=0;
    #30 reset=1;
    #10 reset=0;
   end
//initial
   // $monitor($stime,,reset,,clk,,,count);

endmodule