counter_4b.v

来自「大幅噶是大法师父啊方式大法发生的发生的发生的发生的发达省份发」· Verilog 代码 · 共 43 行

module counter_4b(count,clk,reset);
output [3:0] count;
input clk,reset;

reg [3:0] count;

function [3:0] increment;
input [3:0] val;
reg [1:0] i;
reg carry;
    begin
	increment=val;
	carry =1'b1;
	
	for(i=2'b0;((carry==2'b1)&&(i<=3));i=i+2'b1)
	    begin
	     increment[i]=val[i]^carry;
	     carry=val[i]&carry;
	    end
    end
endfunction

always @ (posedge clk )
	if(reset)
	   count=4'b0;
	else
           count<=increment(count);



endmodule