📄 tcounter_4b.v
字号:
module test_counter_4b;
reg clk,reset;
wire [4:0] count;
counter_4b dut(count,clk,reset);
initial
begin
clk=0;
forever #10 clk=!clk;
end
initial
begin
reset=1;
#15 reset=0;
#5 reset=1;
#10 reset=0;
end
initial
$monitor($stime,,reset,,clk,,,count);
endmodule
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