dadda.v

6 bit dadda tree reduction code -- verilog

module dadda(a,b,s,c0,c1,c2,c3,c4,c5,c6,c7,c8,c9,c10,c11);

input [5:0] a,b;
output [11:0] s;

wire [11:0] pp0,pp1,pp2,pp3,pp4,pp5;
output [7:0] c0,c1,c2,c3,c4,c5,c6,c7,c8,c9,c10,c11;
wire temp1,temp2;
wire [3:0] cp41;

assign pp0=a&{6{b[0]}};
assign pp1={5'b 0,a&{6{b[1]}},1'b0};
assign pp2={4'b 0,a&{6{b[2]}},2'b0};
assign pp3={3'b 0,a&{6{b[3]}},3'b0};
assign pp4={2'b 0,a&{6{b[4]}},4'b0};
assign pp5={1'b 0,a&{6{b[5]}},5'b0};


assign   c0={pp0[0],pp1[0],pp2[0],pp3[0],pp4[0],pp5[0]};
assign   c1={pp0[1],pp1[1],pp2[1],pp3[1],pp4[1],pp5[1]};
assign   c2={pp0[2],pp1[2],pp2[2],pp3[2],pp4[2],pp5[2]};

assign   c3={pp0[3],pp1[3],pp2[3],pp3[3],pp4[3],pp5[3]};
assign   c4={pp0[4],pp1[4],pp2[4],pp3[4],pp4[4],pp5[4]};
assign   c5={pp0[5],pp1[5],pp2[5],pp3[5],pp4[5],pp5[5]};
assign   c6={pp0[6],pp1[6],pp2[6],pp3[6],pp4[6],pp5[6]};
assign   c7={pp0[7],pp1[7],pp2[7],pp3[7],pp4[7],pp5[7]};
assign   c8={pp0[8],pp1[8],pp2[8],pp3[8],pp4[8],pp5[8]};
assign   c9={pp0[9],pp1[9],pp2[9],pp3[9],pp4[9],pp5[9]};
assign c10={pp0[10],pp1[10],pp2[10],pp3[10],pp4[10],pp5[10]};
assign c11={pp0[11],pp1[11],pp2[11],pp3[11],pp4[11],pp5[11]};


assign{c1[7],temp2}=c0[2]+c0[3]+c0[4];

assign{c1[8],temp1}=c0[5]+c0[6];
//assign c11={temp1,temp2,c0[0],c0[1]};
assign s={8'b 0 , temp1,temp2,c0[0],c0[1]};
//assign{c1[7],temp2}=c0[2]+c0[3]+c0[4];

//assign{c1[8],temp1}=c0[5]+c0[6];


endmodule