uart_test.v

主芯片：Actel的FPGA030,Verilog语言,串口发送和接收的例程

/********************************版权声明**************************************
**                         广州致远电子有限公司
**                                     
**                        http://www.embedtools.com
**
**-------------------------------------------文件信息----------------------------------------------------------
** 文件名称：           uart_test.v	
** 创建者：		    
** 创建日期：           2008. 7.8		
** 版本号：             V1.0	
** 功能描述：	        串口通信顶层模块	
** 
**--------------------------------------修改文件的相关信息--------------------------------------------------
** 修改人：		
** 修改日期：		
** 版本号：		
** 修改内容：		
**
*******************************************************************************/
module uart_test(
				clock,						//系统时钟
				RXD,                        //uart接收引脚
				TXD					    //uart发送引脚
				);
	input   clock;					 		//系统时钟(48MHz)
	input   RXD;							//uart接收引脚
	output  TXD;							//uart发送引脚

	reg     [7:0] senddata;					//发送一个字节的数据缓存区
	reg     WR_R1,WR_R2,WR_R3;				//控制产生一个发送的写信号

	wire    [7:0]recdata;					//接收缓存区
	wire    RI,TI,WR;						//接收、发送中断以及写控制信号				
	wire    clksend,clkrec;					//发送和接收的时钟频率
	wire    clk100M;
/********************************************************************************
** 模块名称：
** 功能描述：通过RI接收中断产生一个写信号，维持时间为1个Clk
********************************************************************************/
always@(posedge clksend)				    	
begin
	WR_R1 <= RI;
	WR_R2 <= WR_R1;
	WR_R3 <= WR_R2;
end

assign WR = (~WR_R3)&(WR_R2)&(WR_R1);	//控制写信号
/********************************************************************************
** 模块名称：
** 功能描述：当接收了一个数据后，把数据加1后发回PC机
********************************************************************************/
always@(posedge RI)						
begin
   	senddata <= recdata+8'd1;
end

rec   uartrec(							//实例化一个uart接收模块
            .clk(clock),
            .clkout(clkrec),
            .dataout(recdata),
            .RXD(RXD),
            .RI(RI)
            );

send   uartsend(						//实例化一个uart的发送模块
              .clk(clock),
              .clkout(clksend),
              .datain(senddata),
              .TXD(TXD),
              .TI(TI),
             . WR(WR)
              );

endmodule