📄 cnt2.fit.rpt
字号:
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Output Enable Register ; Power Up High ; Slow Slew Rate ; PCI I/O Enabled ; Open Drain ; Bus Hold ; Weak Pull Up ; Turbo Bit ; I/O Standard ; Current Strength ; Termination ; Location assigned by ;
+------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+----------------+-----------------+------------+----------+--------------+-----------+--------------+------------------+-------------+----------------------+
; Q8 ; 70 ; 3 ; 27 ; 9 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; no ; LVTTL ; 24mA ; Off ; Fitter ;
; Q9 ; 69 ; 3 ; 27 ; 9 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; no ; LVTTL ; 24mA ; Off ; Fitter ;
+------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+----------------+-----------------+------------+----------+--------------+-----------+--------------+------------------+-------------+----------------------+
+-----------------------------------------------------------+
; I/O Bank Usage ;
+------------------------------------------------------------
; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ;
+----------+-----------------+---------------+--------------+
; 1 ; 3 / 14 ( 21 % ) ; 3.3V ; -- ;
; 2 ; 0 / 17 ( 0 % ) ; 3.3V ; -- ;
; 3 ; 3 / 17 ( 17 % ) ; 3.3V ; -- ;
; 4 ; 0 / 17 ( 0 % ) ; 3.3V ; -- ;
+----------+-----------------+---------------+--------------+
+-----------------------------------------------------------------------------------------+
; All Package Pins ;
+------------------------------------------------------------------------------------------
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; I/O Standard ; Voltage ; I/O Type ;
+----------+------------+----------+----------------+--------------+---------+------------+
; 1 ; 0 ; 1 ; GND* ; ; ; Row I/O ;
; 2 ; 1 ; 1 ; GND* ; ; ; Row I/O ;
; 3 ; 2 ; 1 ; GND* ; ; ; Row I/O ;
; 4 ; 4 ; 1 ; GND* ; ; ; Row I/O ;
; 5 ; 8 ; 1 ; GND* ; ; ; Row I/O ;
; 6 ; 9 ; 1 ; *~nCSO~ / GND* ; LVTTL ; ; Row I/O ;
; 7 ; 10 ; 1 ; ^DATA0 ; ; ; -- ;
; 8 ; 11 ; 1 ; ^nCONFIG ; ; ; -- ;
; 9 ; ; 1 ; VCCA_PLL1 ; ; 1.5V ; -- ;
; 10 ; 12 ; 1 ; CLK ; LVTTL ; ; Row I/O ;
; 11 ; ; 1 ; GNDA_PLL1 ; ; ; -- ;
; 12 ; 14 ; 1 ; ^nCEO ; ; ; -- ;
; 13 ; 15 ; 1 ; ^nCE ; ; ; -- ;
; 14 ; 16 ; 1 ; ^MSEL0 ; ; ; -- ;
; 15 ; 17 ; 1 ; ^MSEL1 ; ; ; -- ;
; 16 ; 18 ; 1 ; ^DCLK ; ; ; -- ;
; 17 ; 19 ; 1 ; *~ASDO~ / GND* ; LVTTL ; ; Row I/O ;
; 18 ; ; 1 ; VCCIO1 ; ; 3.3V ; -- ;
; 19 ; ; 1 ; GND ; ; ; -- ;
; 20 ; 23 ; 1 ; GND* ; ; ; Row I/O ;
; 21 ; 24 ; 1 ; GND* ; ; ; Row I/O ;
; 22 ; 25 ; 1 ; GND* ; ; ; Row I/O ;
; 23 ; 26 ; 1 ; GND* ; ; ; Row I/O ;
; 24 ; 27 ; 1 ; GND* ; ; ; Row I/O ;
; 25 ; 28 ; 1 ; GND* ; ; ; Row I/O ;
; 26 ; 29 ; 4 ; GND* ; ; ; Column I/O ;
; 27 ; 30 ; 4 ; GND* ; ; ; Column I/O ;
; 28 ; 33 ; 4 ; GND* ; ; ; Column I/O ;
; 29 ; 34 ; 4 ; GND* ; ; ; Column I/O ;
; 30 ; ; 1 ; GND ; ; ; -- ;
; 31 ; ; 4 ; VCCIO4 ; ; 3.3V ; -- ;
; 32 ; ; 1 ; GND ; ; ; -- ;
; 33 ; ; ; VCCINT ; ; 1.5V ; -- ;
; 34 ; 35 ; 4 ; GND* ; ; ; Column I/O ;
; 35 ; 36 ; 4 ; GND* ; ; ; Column I/O ;
; 36 ; 39 ; 4 ; GND* ; ; ; Column I/O ;
; 37 ; 40 ; 4 ; GND* ; ; ; Column I/O ;
; 38 ; 44 ; 4 ; GND* ; ; ; Column I/O ;
; 39 ; 45 ; 4 ; GND* ; ; ; Column I/O ;
; 40 ; 46 ; 4 ; GND* ; ; ; Column I/O ;
; 41 ; 49 ; 4 ; GND* ; ; ; Column I/O ;
; 42 ; 50 ; 4 ; GND* ; ; ; Column I/O ;
; 43 ; ; 1 ; GND ; ; ; -- ;
; 44 ; ; ; VCCINT ; ; 1.5V ; -- ;
; 45 ; ; 1 ; GND ; ; ; -- ;
; 46 ; ; 4 ; VCCIO4 ; ; 3.3V ; -- ;
; 47 ; 51 ; 4 ; GND* ; ; ; Column I/O ;
; 48 ; 52 ; 4 ; GND* ; ; ; Column I/O ;
; 49 ; 55 ; 4 ; GND* ; ; ; Column I/O ;
; 50 ; 56 ; 4 ; GND* ; ; ; Column I/O ;
; 51 ; 57 ; 3 ; GND* ; ; ; Row I/O ;
; 52 ; 58 ; 3 ; GND* ; ; ; Row I/O ;
; 53 ; 59 ; 3 ; GND* ; ; ; Row I/O ;
; 54 ; 60 ; 3 ; GND* ; ; ; Row I/O ;
; 55 ; 61 ; 3 ; GND* ; ; ; Row I/O ;
; 56 ; 62 ; 3 ; GND* ; ; ; Row I/O ;
; 57 ; 63 ; 3 ; GND* ; ; ; Row I/O ;
; 58 ; ; 1 ; GND ; ; ; -- ;
; 59 ; ; 3 ; VCCIO3 ; ; 3.3V ; -- ;
; 60 ; 68 ; 3 ; ^CONF_DONE ; ; ; -- ;
; 61 ; 69 ; 3 ; ^nSTATUS ; ; ; -- ;
; 62 ; 70 ; 3 ; #TCK ; ; ; -- ;
; 63 ; 71 ; 3 ; #TMS ; ; ; -- ;
; 64 ; 72 ; 3 ; #TDO ; ; ; -- ;
; 65 ; 73 ; 3 ; GND* ; ; ; Row I/O ;
; 66 ; 75 ; 3 ; CLR ; LVTTL ; ; Row I/O ;
; 67 ; 77 ; 3 ; #TDI ; ; ; -- ;
; 68 ; 78 ; 3 ; GND* ; ; ; Row I/O ;
; 69 ; 79 ; 3 ; Q9 ; LVTTL ; ; Row I/O ;
; 70 ; 80 ; 3 ; Q8 ; LVTTL ; ; Row I/O ;
; 71 ; 81 ; 3 ; GND* ; ; ; Row I/O ;
; 72 ; 82 ; 3 ; GND* ; ; ; Row I/O ;
; 73 ; 84 ; 3 ; GND* ; ; ; Row I/O ;
; 74 ; 87 ; 3 ; GND* ; ; ; Row I/O ;
; 75 ; 88 ; 3 ; GND* ; ; ; Row I/O ;
; 76 ; 89 ; 2 ; GND* ; ; ; Column I/O ;
; 77 ; 90 ; 2 ; GND* ; ; ; Column I/O ;
; 78 ; 93 ; 2 ; GND* ; ; ; Column I/O ;
; 79 ; 94 ; 2 ; GND* ; ; ; Column I/O ;
; 80 ; ; 2 ; VCCIO2 ; ; 3.3V ; -- ;
; 81 ; ; 1 ; GND ; ; ; -- ;
; 82 ; ; ; VCCINT ; ; 1.5V ; -- ;
; 83 ; ; 1 ; GND ; ; ; -- ;
; 84 ; 95 ; 2 ; GND* ; ; ; Column I/O ;
; 85 ; 96 ; 2 ; GND* ; ; ; Column I/O ;
; 86 ; 99 ; 2 ; GND* ; ; ; Column I/O ;
; 87 ; 100 ; 2 ; GND* ; ; ; Column I/O ;
; 88 ; 101 ; 2 ; GND* ; ; ; Column I/O ;
; 89 ; 105 ; 2 ; GND* ; ; ; Column I/O ;
; 90 ; 106 ; 2 ; GND* ; ; ; Column I/O ;
; 91 ; 109 ; 2 ; GND* ; ; ; Column I/O ;
; 92 ; 110 ; 2 ; GND* ; ; ; Column I/O ;
; 93 ; ; ; VCCINT ; ; 1.5V ; -- ;
; 94 ; ; 1 ; GND ; ; ; -- ;
; 95 ; ; 2 ; VCCIO2 ; ; 3.3V ; -- ;
; 96 ; ; 1 ; GND ; ; ; -- ;
; 97 ; 111 ; 2 ; GND* ; ; ; Column I/O ;
; 98 ; 112 ; 2 ; GND* ; ; ; Column I/O ;
; 99 ; 115 ; 2 ; GND* ; ; ; Column I/O ;
; 100 ; 116 ; 2 ; GND* ; ; ; Column I/O ;
+----------+------------+----------+----------------+--------------+---------+------------+
+------------------------------------------------------------------+
; Output Pin Load For Reported TCO ;
+-------------------------------------------------------------------
; I/O Standard ; Load ; Termination Resistance ;
+---------------------+-------+------------------------------------+
; LVTTL ; 10 pF ; Not Available ;
; LVCMOS ; 10 pF ; Not Available ;
; 2.5 V ; 10 pF ; Not Available ;
; 1.8 V ; 10 pF ; Not Available ;
; 1.5 V ; 10 pF ; Not Available ;
; SSTL-3 Class I ; 30 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-3 Class II ; 30 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class I ; 30 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class II ; 30 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; Differential SSTL-2 ; 30 pF ; (See SSTL-2) ;
+---------------------+-------+------------------------------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------
; Compilation Hierarchy Node ; Logic Cells ; Registers ; Memory Bits ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Full Hierarchy Name ;
+----------------------------+-------------+-----------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+---------------------+
; |CNT2 ; 3 (3) ; 3 ; 0 ; 4 ; 0 ; 0 (0) ; 1 (1) ; 2 (2) ; 0 (0) ; |CNT2 ;
+----------------------------+-------------+-----------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+---------------------+
+-------------------------------------------------------------------------------+
; Delay Chain Summary ;
+--------------------------------------------------------------------------------
; Name ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ;
+------+----------+---------------+---------------+-----------------------+-----+
; CLK ; Input ; OFF ; OFF ; -- ; -- ;
; CLR ; Input ; OFF ; OFF ; -- ; -- ;
; Q8 ; Output ; -- ; -- ; -- ; -- ;
; Q9 ; Output ; -- ; -- ; -- ; -- ;
+------+----------+---------------+---------------+-----------------------+-----+
+---------------------------------------------------+
; Pad To Core Delay Chain Fanout ;
+----------------------------------------------------
; Source Pin / Fanout ; Pad To Core Index ; Setting ;
+---------------------+-------------------+---------+
; CLK ; ; ;
; CLR ; ; ;
+---------------------+-------------------+---------+
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