div.v

来自「压缩包内包含了：FPGA设计初级班和提高班培训课堂PPT；实验的源代码；实验指导」· Verilog 代码 · 共 18 行

module div(clk,rst,clk_2,clk_4,clk_8);

input clk,rst;
output clk_2,clk_4,clk_8;
reg [2:0]cnt8;

wire clk_2,clk_4,clk_8;

always @ (posedge clk or negedge rst)
	if (!rst)
	begin cnt8<=0;end
	else begin cnt8<=cnt8+1;end

assign clk_2=cnt8[0];
assign clk_4=cnt8[1];
assign clk_8=cnt8[2];

endmodule