📄 dds_vhdl.map.rpt
字号:
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Full Hierarchy Name ;
+---------------------------------------------------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; |DDS_VHDL ; 286 (0) ; 183 ; 20480 ; 38 ; 0 ; 103 (0) ; 45 (0) ; 138 (0) ; 63 (0) ; |DDS_VHDL ;
; |PLL20:u7| ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |DDS_VHDL|PLL20:u7 ;
; |altpll:altpll_component| ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |DDS_VHDL|PLL20:u7|altpll:altpll_component ;
; |REG10B:u5| ; 10 (10) ; 10 ; 0 ; 0 ; 0 ; 0 (0) ; 2 (2) ; 8 (8) ; 8 (8) ; |DDS_VHDL|REG10B:u5 ;
; |REG32B:u2| ; 12 (12) ; 12 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 12 (12) ; 12 (12) ; |DDS_VHDL|REG32B:u2 ;
; |sin_rom:u3| ; 67 (0) ; 40 ; 10240 ; 0 ; 0 ; 27 (0) ; 8 (0) ; 32 (0) ; 19 (0) ; |DDS_VHDL|sin_rom:u3 ;
; |altsyncram:altsyncram_component| ; 67 (0) ; 40 ; 10240 ; 0 ; 0 ; 27 (0) ; 8 (0) ; 32 (0) ; 19 (0) ; |DDS_VHDL|sin_rom:u3|altsyncram:altsyncram_component ;
; |altsyncram_m9t:auto_generated| ; 67 (0) ; 40 ; 10240 ; 0 ; 0 ; 27 (0) ; 8 (0) ; 32 (0) ; 19 (0) ; |DDS_VHDL|sin_rom:u3|altsyncram:altsyncram_component|altsyncram_m9t:auto_generated ;
; |altsyncram_t5b2:altsyncram1| ; 0 (0) ; 0 ; 10240 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |DDS_VHDL|sin_rom:u3|altsyncram:altsyncram_component|altsyncram_m9t:auto_generated|altsyncram_t5b2:altsyncram1 ;
; |sld_mod_ram_rom:mgl_prim2| ; 67 (28) ; 40 ; 0 ; 0 ; 0 ; 27 (11) ; 8 (6) ; 32 (11) ; 19 (0) ; |DDS_VHDL|sin_rom:u3|altsyncram:altsyncram_component|altsyncram_m9t:auto_generated|sld_mod_ram_rom:mgl_prim2 ;
; |lpm_counter:ram_rom_addr_reg_rtl_0| ; 10 (0) ; 10 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 10 (0) ; 10 (0) ; |DDS_VHDL|sin_rom:u3|altsyncram:altsyncram_component|altsyncram_m9t:auto_generated|sld_mod_ram_rom:mgl_prim2|lpm_counter:ram_rom_addr_reg_rtl_0 ;
; |cntr_kv8:auto_generated| ; 10 (10) ; 10 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 10 (10) ; 10 (10) ; |DDS_VHDL|sin_rom:u3|altsyncram:altsyncram_component|altsyncram_m9t:auto_generated|sld_mod_ram_rom:mgl_prim2|lpm_counter:ram_rom_addr_reg_rtl_0|cntr_kv8:auto_generated ;
; |lpm_counter:ram_rom_data_shift_cntr_reg_rtl_1| ; 4 (0) ; 4 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 4 (0) ; 4 (0) ; |DDS_VHDL|sin_rom:u3|altsyncram:altsyncram_component|altsyncram_m9t:auto_generated|sld_mod_ram_rom:mgl_prim2|lpm_counter:ram_rom_data_shift_cntr_reg_rtl_1 ;
; |cntr_pd8:auto_generated| ; 4 (4) ; 4 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 4 (4) ; 4 (4) ; |DDS_VHDL|sin_rom:u3|altsyncram:altsyncram_component|altsyncram_m9t:auto_generated|sld_mod_ram_rom:mgl_prim2|lpm_counter:ram_rom_data_shift_cntr_reg_rtl_1|cntr_pd8:auto_generated ;
; |sld_rom_sr:\ram_rom_logic_gen:name_gen:info_rom_sr| ; 25 (25) ; 9 ; 0 ; 0 ; 0 ; 16 (16) ; 2 (2) ; 7 (7) ; 5 (5) ; |DDS_VHDL|sin_rom:u3|altsyncram:altsyncram_component|altsyncram_m9t:auto_generated|sld_mod_ram_rom:mgl_prim2|sld_rom_sr:\ram_rom_logic_gen:name_gen:info_rom_sr ;
; |sin_rom:u6| ; 67 (0) ; 40 ; 10240 ; 0 ; 0 ; 27 (0) ; 8 (0) ; 32 (0) ; 19 (0) ; |DDS_VHDL|sin_rom:u6 ;
; |altsyncram:altsyncram_component| ; 67 (0) ; 40 ; 10240 ; 0 ; 0 ; 27 (0) ; 8 (0) ; 32 (0) ; 19 (0) ; |DDS_VHDL|sin_rom:u6|altsyncram:altsyncram_component ;
; |altsyncram_m9t:auto_generated| ; 67 (0) ; 40 ; 10240 ; 0 ; 0 ; 27 (0) ; 8 (0) ; 32 (0) ; 19 (0) ; |DDS_VHDL|sin_rom:u6|altsyncram:altsyncram_component|altsyncram_m9t:auto_generated ;
; |altsyncram_t5b2:altsyncram1| ; 0 (0) ; 0 ; 10240 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |DDS_VHDL|sin_rom:u6|altsyncram:altsyncram_component|altsyncram_m9t:auto_generated|altsyncram_t5b2:altsyncram1 ;
; |sld_mod_ram_rom:mgl_prim2| ; 67 (27) ; 40 ; 0 ; 0 ; 0 ; 27 (10) ; 8 (6) ; 32 (11) ; 19 (0) ; |DDS_VHDL|sin_rom:u6|altsyncram:altsyncram_component|altsyncram_m9t:auto_generated|sld_mod_ram_rom:mgl_prim2 ;
; |lpm_counter:ram_rom_addr_reg_rtl_0| ; 10 (0) ; 10 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 10 (0) ; 10 (0) ; |DDS_VHDL|sin_rom:u6|altsyncram:altsyncram_component|altsyncram_m9t:auto_generated|sld_mod_ram_rom:mgl_prim2|lpm_counter:ram_rom_addr_reg_rtl_0 ;
; |cntr_kv8:auto_generated| ; 10 (10) ; 10 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 10 (10) ; 10 (10) ; |DDS_VHDL|sin_rom:u6|altsyncram:altsyncram_component|altsyncram_m9t:auto_generated|sld_mod_ram_rom:mgl_prim2|lpm_counter:ram_rom_addr_reg_rtl_0|cntr_kv8:auto_generated ;
; |lpm_counter:ram_rom_data_shift_cntr_reg_rtl_1| ; 4 (0) ; 4 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 4 (0) ; 4 (0) ; |DDS_VHDL|sin_rom:u6|altsyncram:altsyncram_component|altsyncram_m9t:auto_generated|sld_mod_ram_rom:mgl_prim2|lpm_counter:ram_rom_data_shift_cntr_reg_rtl_1 ;
; |cntr_pd8:auto_generated| ; 4 (4) ; 4 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 4 (4) ; 4 (4) ; |DDS_VHDL|sin_rom:u6|altsyncram:altsyncram_component|altsyncram_m9t:auto_generated|sld_mod_ram_rom:mgl_prim2|lpm_counter:ram_rom_data_shift_cntr_reg_rtl_1|cntr_pd8:auto_generated ;
; |sld_rom_sr:\ram_rom_logic_gen:name_gen:info_rom_sr| ; 26 (26) ; 9 ; 0 ; 0 ; 0 ; 17 (17) ; 2 (2) ; 7 (7) ; 5 (5) ; |DDS_VHDL|sin_rom:u6|altsyncram:altsyncram_component|altsyncram_m9t:auto_generated|sld_mod_ram_rom:mgl_prim2|sld_rom_sr:\ram_rom_logic_gen:name_gen:info_rom_sr ;
; |sld_hub:sld_hub_inst| ; 130 (38) ; 81 ; 0 ; 0 ; 0 ; 49 (32) ; 27 (1) ; 54 (5) ; 5 (0) ; |DDS_VHDL|sld_hub:sld_hub_inst ;
; |lpm_decode:instruction_decoder| ; 5 (0) ; 5 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 5 (0) ; 0 (0) ; |DDS_VHDL|sld_hub:sld_hub_inst|lpm_decode:instruction_decoder ;
; |decode_9ie:auto_generated| ; 5 (5) ; 5 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 5 (5) ; 0 (0) ; |DDS_VHDL|sld_hub:sld_hub_inst|lpm_decode:instruction_decoder|decode_9ie:auto_generated ;
; |lpm_shiftreg:jtag_ir_register| ; 10 (10) ; 10 ; 0 ; 0 ; 0 ; 0 (0) ; 10 (10) ; 0 (0) ; 0 (0) ; |DDS_VHDL|sld_hub:sld_hub_inst|lpm_shiftreg:jtag_ir_register ;
; |sld_dffex:BROADCAST| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 1 (1) ; 0 (0) ; 0 (0) ; |DDS_VHDL|sld_hub:sld_hub_inst|sld_dffex:BROADCAST ;
; |sld_dffex:IRF_ENA_0| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; 0 (0) ; |DDS_VHDL|sld_hub:sld_hub_inst|sld_dffex:IRF_ENA_0 ;
; |sld_dffex:IRF_ENA| ; 2 (2) ; 2 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 2 (2) ; 0 (0) ; |DDS_VHDL|sld_hub:sld_hub_inst|sld_dffex:IRF_ENA ;
; |sld_dffex:IRSR| ; 9 (9) ; 7 ; 0 ; 0 ; 0 ; 2 (2) ; 2 (2) ; 5 (5) ; 0 (0) ; |DDS_VHDL|sld_hub:sld_hub_inst|sld_dffex:IRSR ;
; |sld_dffex:RESET| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 1 (1) ; 0 (0) ; 0 (0) ; |DDS_VHDL|sld_hub:sld_hub_inst|sld_dffex:RESET ;
; |sld_dffex:\GEN_IRF:1:IRF| ; 6 (6) ; 5 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 5 (5) ; 0 (0) ; |DDS_VHDL|sld_hub:sld_hub_inst|sld_dffex:\GEN_IRF:1:IRF ;
; |sld_dffex:\GEN_IRF:2:IRF| ; 5 (5) ; 5 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 5 (5) ; 0 (0) ; |DDS_VHDL|sld_hub:sld_hub_inst|sld_dffex:\GEN_IRF:2:IRF ;
; |sld_dffex:\GEN_SHADOW_IRF:1:S_IRF| ; 5 (5) ; 5 ; 0 ; 0 ; 0 ; 0 (0) ; 5 (5) ; 0 (0) ; 0 (0) ; |DDS_VHDL|sld_hub:sld_hub_inst|sld_dffex:\GEN_SHADOW_IRF:1:S_IRF ;
; |sld_dffex:\GEN_SHADOW_IRF:2:S_IRF| ; 5 (5) ; 5 ; 0 ; 0 ; 0 ; 0 (0) ; 5 (5) ; 0 (0) ; 0 (0) ; |DDS_VHDL|sld_hub:sld_hub_inst|sld_dffex:\GEN_SHADOW_IRF:2:S_IRF ;
; |sld_jtag_state_machine:jtag_state_machine| ; 21 (21) ; 19 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 19 (19) ; 0 (0) ; |DDS_VHDL|sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine ;
; |sld_rom_sr:HUB_INFO_REG| ; 21 (21) ; 9 ; 0 ; 0 ; 0 ; 12 (12) ; 2 (2) ; 7 (7) ; 5 (5) ; |DDS_VHDL|sld_hub:sld_hub_inst|sld_rom_sr:HUB_INFO_REG ;
+---------------------------------------------------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
+--------------------------------+
; Analysis & Synthesis Equations ;
+--------------------------------+
The equations can be found in F:/EXPT12_10_PHAS_PLL/dds_vhdl.map.eqn.
+-------------------------------------------------------------------------------------+
; Analysis & Synthesis Source Files Read ;
+-------------------------------------------------------------------+-----------------+
; File Name ; Used in Netlist ;
+-------------------------------------------------------------------+-----------------+
; adder32b.vhd ; yes ;
; dds_vhdl.vhd ; yes ;
; reg32b.vhd ; yes ;
; sin_rom.vhd ; yes ;
; adder10b.vhd ; yes ;
; reg10b.vhd ; yes ;
; d:/altera/quartus41/libraries/megafunctions/altsyncram.tdf ; yes ;
; d:/altera/quartus41/libraries/megafunctions/stratix_ram_block.inc ; yes ;
; d:/altera/quartus41/libraries/megafunctions/aglobal41.inc ; yes ;
; F:/EXPT12_10_PHAS_PLL/db/altsyncram_m9t.tdf ; yes ;
; F:/EXPT12_10_PHAS_PLL/db/altsyncram_t5b2.tdf ; yes ;
; d:/altera/quartus41/libraries/megafunctions/sld_mod_ram_rom.vhd ; yes ;
; d:/altera/quartus41/libraries/megafunctions/sld_rom_sr.vhd ; yes ;
; F:/EXPT12_10_PHAS_PLL/PLL20.vhd ; yes ;
; d:/altera/quartus41/libraries/megafunctions/altpll.tdf ; yes ;
; d:/altera/quartus41/libraries/megafunctions/sld_hub.vhd ; yes ;
; d:/altera/quartus41/libraries/megafunctions/lpm_shiftreg.tdf ; yes ;
; d:/altera/quartus41/libraries/megafunctions/lpm_constant.inc ; yes ;
; d:/altera/quartus41/libraries/megafunctions/lpm_decode.tdf ; yes ;
; d:/altera/quartus41/libraries/megafunctions/declut.inc ; yes ;
; F:/EXPT12_10_PHAS_PLL/db/decode_9ie.tdf ; yes ;
; d:/altera/quartus41/libraries/megafunctions/sld_dffex.vhd ; yes ;
; d:/altera/quartus41/libraries/megafunctions/lpm_counter.tdf ; yes ;
; F:/EXPT12_10_PHAS_PLL/db/cntr_kv8.tdf ; yes ;
; F:/EXPT12_10_PHAS_PLL/db/cntr_pd8.tdf ; yes ;
+-------------------------------------------------------------------+-----------------+
+--------------------------------------------------------------+
; Analysis & Synthesis Resource Usage Summary ;
+-----------------------------------+--------------------------+
; Resource ; Usage ;
+-----------------------------------+--------------------------+
; Logic cells ; 286 ;
; Total combinational functions ; 241 ;
; Total 4-input functions ; 72 ;
; Total 3-input functions ; 76 ;
; Total 2-input functions ; 54 ;
; Total 1-input functions ; 39 ;
; Total 0-input functions ; 0 ;
; Combinational cells for routing ; 0 ;
; Total registers ; 183 ;
; Total logic cells in carry chains ; 63 ;
; I/O pins ; 38 ;
; Total memory bits ; 20480 ;
; Total PLLs ; 1 ;
; Maximum fan-out node ; altera_internal_jtag~TDO ;
; Maximum fan-out ; 187 ;
; Total fan-out ; 1735 ;
; Average fan-out ; 4.96 ;
+-----------------------------------+--------------------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis RAM Summary ;
+-----------------------------------------------------------------------------------------------------------------+------+----------------+--------------+--------------+--------------+--------------+-------+---------------------+
; Name ; Type ; Mode ; Port A Depth ; Port A Width ; Port B Depth ; Port B Width ; Size ; MIF ;
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