dff1.vhd

一个典型的时序元件D触发器的VHDL描述,希望对大家有帮助

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY DFF1 IS
  PORT (CLK:IN STD_LOGIC;
           D:IN STD_LOGIC;
           Q:OUT STD_LOGIC);
END;
ARCHITECTURE bhv OF DFF1 IS
  SIGNAL Q1:STD_LOGIC;
  BEGIN
     PROCESS(CLK)
       BEGIN
          IF CLK'EVENT AND CLK='1'
               THEN Q1<=D;
          END IF;
             Q<=Q1;
          END PROCESS;
         END bhv;