📄 ram.tan.rpt
字号:
; N/A ; None ; 7.488 ns ; temp_data[18] ; q[18] ; clk ;
; N/A ; None ; 7.486 ns ; temp_data[13] ; q[13] ; clk ;
; N/A ; None ; 7.475 ns ; temp_data[11] ; q[11] ; clk ;
; N/A ; None ; 7.471 ns ; temp_data[19] ; q[19] ; clk ;
; N/A ; None ; 7.469 ns ; temp_data[15] ; q[15] ; clk ;
; N/A ; None ; 7.468 ns ; temp_data[23] ; q[23] ; clk ;
; N/A ; None ; 7.468 ns ; temp_data[17] ; q[17] ; clk ;
; N/A ; None ; 7.466 ns ; temp_data[25] ; q[25] ; clk ;
; N/A ; None ; 7.464 ns ; temp_data[30] ; q[30] ; clk ;
; N/A ; None ; 7.211 ns ; temp_data[14] ; q[14] ; clk ;
; N/A ; None ; 7.020 ns ; temp_data[10] ; q[10] ; clk ;
+-------+--------------+------------+---------------+-------+------------+
+------------------------------------------------------------+
; tpd ;
+-------+-------------------+-----------------+------+-------+
; Slack ; Required P2P Time ; Actual P2P Time ; From ; To ;
+-------+-------------------+-----------------+------+-------+
; N/A ; None ; 11.080 ns ; en ; q[4] ;
; N/A ; None ; 11.039 ns ; en ; q[9] ;
; N/A ; None ; 11.017 ns ; en ; q[27] ;
; N/A ; None ; 11.016 ns ; en ; q[24] ;
; N/A ; None ; 10.775 ns ; en ; q[21] ;
; N/A ; None ; 10.770 ns ; en ; q[26] ;
; N/A ; None ; 10.770 ns ; en ; q[22] ;
; N/A ; None ; 10.750 ns ; en ; q[6] ;
; N/A ; None ; 10.740 ns ; en ; q[20] ;
; N/A ; None ; 10.738 ns ; en ; q[28] ;
; N/A ; None ; 10.733 ns ; en ; q[8] ;
; N/A ; None ; 10.727 ns ; en ; q[31] ;
; N/A ; None ; 10.693 ns ; en ; q[5] ;
; N/A ; None ; 10.624 ns ; en ; q[0] ;
; N/A ; None ; 10.486 ns ; en ; q[25] ;
; N/A ; None ; 10.475 ns ; en ; q[23] ;
; N/A ; None ; 10.374 ns ; en ; q[2] ;
; N/A ; None ; 10.255 ns ; en ; q[1] ;
; N/A ; None ; 10.215 ns ; en ; q[29] ;
; N/A ; None ; 10.205 ns ; en ; q[7] ;
; N/A ; None ; 10.167 ns ; en ; q[3] ;
; N/A ; None ; 9.952 ns ; en ; q[30] ;
; N/A ; None ; 9.681 ns ; en ; q[12] ;
; N/A ; None ; 9.659 ns ; en ; q[18] ;
; N/A ; None ; 9.653 ns ; en ; q[16] ;
; N/A ; None ; 9.652 ns ; en ; q[11] ;
; N/A ; None ; 9.647 ns ; en ; q[15] ;
; N/A ; None ; 9.647 ns ; en ; q[13] ;
; N/A ; None ; 9.642 ns ; en ; q[17] ;
; N/A ; None ; 9.635 ns ; en ; q[19] ;
; N/A ; None ; 9.389 ns ; en ; q[14] ;
; N/A ; None ; 9.188 ns ; en ; q[10] ;
+-------+-------------------+-----------------+------+-------+
+-------------------------------------------------------------------------------+
; th ;
+---------------+-------------+-----------+----------+---------------+----------+
; Minimum Slack ; Required th ; Actual th ; From ; To ; To Clock ;
+---------------+-------------+-----------+----------+---------------+----------+
; N/A ; None ; -1.940 ns ; data[16] ; temp_data[16] ; clk ;
; N/A ; None ; -1.943 ns ; data[13] ; temp_data[13] ; clk ;
; N/A ; None ; -1.968 ns ; data[30] ; temp_data[30] ; clk ;
; N/A ; None ; -1.991 ns ; data[28] ; temp_data[28] ; clk ;
; N/A ; None ; -2.121 ns ; data[22] ; temp_data[22] ; clk ;
; N/A ; None ; -2.133 ns ; data[24] ; temp_data[24] ; clk ;
; N/A ; None ; -2.135 ns ; data[11] ; temp_data[11] ; clk ;
; N/A ; None ; -2.138 ns ; data[17] ; temp_data[17] ; clk ;
; N/A ; None ; -2.145 ns ; data[19] ; temp_data[19] ; clk ;
; N/A ; None ; -2.150 ns ; data[26] ; temp_data[26] ; clk ;
; N/A ; None ; -2.150 ns ; data[10] ; temp_data[10] ; clk ;
; N/A ; None ; -2.151 ns ; data[14] ; temp_data[14] ; clk ;
; N/A ; None ; -2.157 ns ; data[15] ; temp_data[15] ; clk ;
; N/A ; None ; -2.169 ns ; data[12] ; temp_data[12] ; clk ;
; N/A ; None ; -2.171 ns ; data[29] ; temp_data[29] ; clk ;
; N/A ; None ; -2.172 ns ; data[18] ; temp_data[18] ; clk ;
; N/A ; None ; -2.185 ns ; data[20] ; temp_data[20] ; clk ;
; N/A ; None ; -2.211 ns ; data[31] ; temp_data[31] ; clk ;
; N/A ; None ; -2.230 ns ; data[21] ; temp_data[21] ; clk ;
; N/A ; None ; -2.233 ns ; data[8] ; temp_data[8] ; clk ;
; N/A ; None ; -2.302 ns ; data[27] ; temp_data[27] ; clk ;
; N/A ; None ; -2.339 ns ; data[23] ; temp_data[23] ; clk ;
; N/A ; None ; -2.364 ns ; data[9] ; temp_data[9] ; clk ;
; N/A ; None ; -2.398 ns ; data[25] ; temp_data[25] ; clk ;
; N/A ; None ; -2.427 ns ; data[3] ; temp_data[3] ; clk ;
; N/A ; None ; -2.490 ns ; data[4] ; temp_data[4] ; clk ;
; N/A ; None ; -2.518 ns ; data[5] ; temp_data[5] ; clk ;
; N/A ; None ; -2.543 ns ; data[2] ; temp_data[2] ; clk ;
; N/A ; None ; -2.729 ns ; data[1] ; temp_data[1] ; clk ;
; N/A ; None ; -2.757 ns ; data[7] ; temp_data[7] ; clk ;
; N/A ; None ; -2.916 ns ; data[6] ; temp_data[6] ; clk ;
; N/A ; None ; -2.926 ns ; data[0] ; temp_data[0] ; clk ;
+---------------+-------------+-----------+----------+---------------+----------+
+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Classic Timing Analyzer
Info: Version 7.2 Build 151 09/26/2007 SJ Full Version
Info: Processing started: Fri Dec 12 23:04:52 2008
Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off RAM -c RAM --timing_analysis_only
Warning: Found pins functioning as undefined clocks and/or memory enables
Info: Assuming node "clk" is an undefined clock
Info: No valid register-to-register data paths exist for clock "clk"
Info: tsu for register "temp_data[0]" (data pin = "data[0]", clock pin = "clk") is 3.036 ns
Info: + Longest pin to register delay is 6.228 ns
Info: 1: + IC(0.000 ns) + CELL(1.141 ns) = 1.141 ns; Loc. = PIN_J12; Fanout = 1; PIN Node = 'data[0]'
Info: 2: + IC(4.997 ns) + CELL(0.090 ns) = 6.228 ns; Loc. = LC_X33_Y10_N8; Fanout = 1; REG Node = 'temp_data[0]'
Info: Total cell delay = 1.231 ns ( 19.77 % )
Info: Total interconnect delay = 4.997 ns ( 80.23 % )
Info: + Micro setup delay of destination is 0.010 ns
Info: - Shortest clock path from clock "clk" to destination register is 3.202 ns
Info: 1: + IC(0.000 ns) + CELL(0.868 ns) = 0.868 ns; Loc. = PIN_R25; Fanout = 32; CLK Node = 'clk'
Info: 2: + IC(1.774 ns) + CELL(0.560 ns) = 3.202 ns; Loc. = LC_X33_Y10_N8; Fanout = 1; REG Node = 'temp_data[0]'
Info: Total cell delay = 1.428 ns ( 44.60 % )
Info: Total interconnect delay = 1.774 ns ( 55.40 % )
Info: tco from clock "clk" to destination pin "q[4]" through register "temp_data[4]" is 8.584 ns
Info: + Longest clock path from clock "clk" to source register is 3.202 ns
Info: 1: + IC(0.000 ns) + CELL(0.868 ns) = 0.868 ns; Loc. = PIN_R25; Fanout = 32; CLK Node = 'clk'
Info: 2: + IC(1.774 ns) + CELL(0.560 ns) = 3.202 ns; Loc. = LC_X33_Y10_N1; Fanout = 1; REG Node = 'temp_data[4]'
Info: Total cell delay = 1.428 ns ( 44.60 % )
Info: Total interconnect delay = 1.774 ns ( 55.40 % )
Info: + Micro clock to output delay of source is 0.176 ns
Info: + Longest register to pin delay is 5.206 ns
Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC_X33_Y10_N1; Fanout = 1; REG Node = 'temp_data[4]'
Info: 2: + IC(0.000 ns) + CELL(0.291 ns) = 0.291 ns; Loc. = LC_X33_Y10_N1; Fanout = 1; COMB Node = 'q~349'
Info: 3: + IC(2.411 ns) + CELL(2.504 ns) = 5.206 ns; Loc. = PIN_AB10; Fanout = 0; PIN Node = 'q[4]'
Info: Total cell delay = 2.795 ns ( 53.69 % )
Info: Total interconnect delay = 2.411 ns ( 46.31 % )
Info: Longest tpd from source pin "en" to destination pin "q[4]" is 11.080 ns
Info: 1: + IC(0.000 ns) + CELL(1.141 ns) = 1.141 ns; Loc. = PIN_V18; Fanout = 32; PIN Node = 'en'
Info: 2: + IC(4.937 ns) + CELL(0.087 ns) = 6.165 ns; Loc. = LC_X33_Y10_N1; Fanout = 1; COMB Node = 'q~349'
Info: 3: + IC(2.411 ns) + CELL(2.504 ns) = 11.080 ns; Loc. = PIN_AB10; Fanout = 0; PIN Node = 'q[4]'
Info: Total cell delay = 3.732 ns ( 33.68 % )
Info: Total interconnect delay = 7.348 ns ( 66.32 % )
Info: th for register "temp_data[16]" (data pin = "data[16]", clock pin = "clk") is -1.940 ns
Info: + Longest clock path from clock "clk" to destination register is 3.207 ns
Info: 1: + IC(0.000 ns) + CELL(0.868 ns) = 0.868 ns; Loc. = PIN_R25; Fanout = 32; CLK Node = 'clk'
Info: 2: + IC(1.779 ns) + CELL(0.560 ns) = 3.207 ns; Loc. = LC_X1_Y6_N0; Fanout = 1; REG Node = 'temp_data[16]'
Info: Total cell delay = 1.428 ns ( 44.53 % )
Info: Total interconnect delay = 1.779 ns ( 55.47 % )
Info: + Micro hold delay of destination is 0.100 ns
Info: - Shortest pin to register delay is 5.247 ns
Info: 1: + IC(0.000 ns) + CELL(1.295 ns) = 1.295 ns; Loc. = PIN_W26; Fanout = 1; PIN Node = 'data[16]'
Info: 2: + IC(3.862 ns) + CELL(0.090 ns) = 5.247 ns; Loc. = LC_X1_Y6_N0; Fanout = 1; REG Node = 'temp_data[16]'
Info: Total cell delay = 1.385 ns ( 26.40 % )
Info: Total interconnect delay = 3.862 ns ( 73.60 % )
Info: Quartus II Classic Timing Analyzer was successful. 0 errors, 1 warning
Info: Allocated 114 megabytes of memory during processing
Info: Processing ended: Fri Dec 12 23:04:52 2008
Info: Elapsed time: 00:00:00
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