ram.v

用VerilogHDL写的ram程序

module RAM(clk,data,sel,en,q);
    input clk;
    input[31:0] data;
    input[2:0] sel;
    input      en;
    output[31:0] q;
    reg[31:0]   ram[7:0];
    reg[31:0]   temp_data,q;
always@(posedge clk)
    begin 
      case(sel)
        3'b000:begin ram[0]=data;temp_data=data;end
        3'b001:begin ram[1]=data;temp_data=data;end
        3'b010:begin ram[2]=data;temp_data=data;end
        3'b011:begin ram[3]=data;temp_data=data;end
        3'b100:begin ram[4]=data;temp_data=data;end
        3'b101:begin ram[5]=data;temp_data=data;end
        3'b110:begin ram[6]=data;temp_data=data;end
        3'b111:begin ram[7]=data;temp_data=data;end
       endcase
    end
always@(en or temp_data)
   begin 
      if(en==1)
        begin q=temp_data;end
      else
        begin q=1;end
   end
endmodule