ram.fit.rpt

用VerilogHDL写的ram程序

; Optimize Hold Timing                                               ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ;
; Optimize Fast-Corner Timing                                        ; Off                            ; Off                            ;
; Equivalent RAM and MLAB Paused Read Capabilities                   ; Care                           ; Care                           ;
; Optimize Timing                                                    ; Normal compilation             ; Normal compilation             ;
; Optimize IOC Register Placement for Timing                         ; On                             ; On                             ;
; Limit to One Fitting Attempt                                       ; Off                            ; Off                            ;
; Final Placement Optimizations                                      ; Automatically                  ; Automatically                  ;
; Fitter Aggressive Routability Optimizations                        ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                                      ; 1                              ; 1                              ;
; Slow Slew Rate                                                     ; Off                            ; Off                            ;
; PCI I/O                                                            ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                                              ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                                          ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                                 ; Off                            ; Off                            ;
; Auto Packed Registers -- Stratix/Stratix GX                        ; Auto                           ; Auto                           ;
; Auto Delay Chains                                                  ; On                             ; On                             ;
; Auto Merge PLLs                                                    ; On                             ; On                             ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off                            ; Off                            ;
; Perform Register Duplication for Performance                       ; Off                            ; Off                            ;
; Perform Register Retiming for Performance                          ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining                             ; Off                            ; Off                            ;
; Fitter Effort                                                      ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                                    ; Normal                         ; Normal                         ;
; Logic Cell Insertion - Logic Duplication                           ; Auto                           ; Auto                           ;
; Auto Register Duplication                                          ; Auto                           ; Auto                           ;
; Auto Global Clock                                                  ; On                             ; On                             ;
; Auto Global Register Control Signals                               ; On                             ; On                             ;
; Stop After Congestion Map Generation                               ; Off                            ; Off                            ;
; Save Intermediate Fitting Results                                  ; Off                            ; Off                            ;
+--------------------------------------------------------------------+--------------------------------+--------------------------------+


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in D:/Quartus2/RAM/RAM.pin.


+---------------------------------------------------------------------+
; Fitter Resource Usage Summary                                       ;
+---------------------------------------------+-----------------------+
; Resource                                    ; Usage                 ;
+---------------------------------------------+-----------------------+
; Total logic elements                        ; 32 / 10,570 ( < 1 % ) ;
;     -- Combinational with no register       ; 0                     ;
;     -- Register only                        ; 0                     ;
;     -- Combinational with a register        ; 32                    ;
;                                             ;                       ;
; Logic element usage by number of LUT inputs ;                       ;
;     -- 4 input functions                    ; 0                     ;
;     -- 3 input functions                    ; 0                     ;
;     -- 2 input functions                    ; 32                    ;
;     -- 1 input functions                    ; 0                     ;
;     -- 0 input functions                    ; 0                     ;
;                                             ;                       ;
; Logic elements by mode                      ;                       ;
;     -- normal mode                          ; 32                    ;
;     -- arithmetic mode                      ; 0                     ;
;     -- qfbk mode                            ; 32                    ;
;     -- register cascade mode                ; 0                     ;
;     -- synchronous clear/load mode          ; 32                    ;
;     -- asynchronous clear/load mode         ; 0                     ;
;                                             ;                       ;
; Total registers                             ; 32 / 13,052 ( < 1 % ) ;
; Total LABs                                  ; 4 / 1,057 ( < 1 % )   ;
; Logic elements in carry chains              ; 0                     ;
; User inserted logic elements                ; 0                     ;
; Virtual pins                                ; 0                     ;
; I/O pins                                    ; 69 / 427 ( 16 % )     ;
;     -- Clock pins                           ; 3 / 16 ( 19 % )       ;
; Global signals                              ; 1                     ;
; M512s                                       ; 0 / 94 ( 0 % )        ;
; M4Ks                                        ; 0 / 60 ( 0 % )        ;
; M-RAMs                                      ; 0 / 1 ( 0 % )         ;
; Total memory bits                           ; 0 / 920,448 ( 0 % )   ;
; Total RAM block bits                        ; 0 / 920,448 ( 0 % )   ;
; DSP block 9-bit elements                    ; 0 / 48 ( 0 % )        ;
; PLLs                                        ; 0 / 6 ( 0 % )         ;
; Global clocks                               ; 1 / 16 ( 6 % )        ;
; Regional clocks                             ; 0 / 16 ( 0 % )        ;
; Fast regional clocks                        ; 0 / 8 ( 0 % )         ;
; SERDES transmitters                         ; 0 / 44 ( 0 % )        ;
; SERDES receivers                            ; 0 / 44 ( 0 % )        ;
; Average interconnect usage                  ; 0%                    ;
; Peak interconnect usage                     ; 0%                    ;
; Maximum fan-out node                        ; en                    ;
; Maximum fan-out                             ; 32                    ;
; Highest non-global fan-out signal           ; en                    ;
; Highest non-global fan-out                  ; 32                    ;
; Total fan-out                               ; 128                   ;
; Average fan-out                             ; 1.25                  ;
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