📄 connect.vhd
字号:
-- Version: 6.2 6.2.50.1
library ieee;
use ieee.std_logic_1164.all;
library APA;
entity dpram_w is
port(dataouts_c : out std_logic_vector(31 downto 0); ads_c :
out std_logic_vector(14 downto 0); data_connect :
in std_logic_vector(31 downto 0); ces_c, rws_c : out
std_logic; comuni_connect : in std_logic; inrst_c_i_0_0,
inrst_c_i_0_1, inrst_c_i_0_2, inrst_c_i_0_3,
inrst_c_i_0_4, inrst_c_i_0_5, inrst_c_i_0_6,
inrst_c_i_0_7, inrst_c_i_0_8 : out std_logic; inrst_c :
in std_logic; inrst_c_i_0_9 : out std_logic; inclk_c,
inrst_c_0 : in std_logic; inrst_c_i_0_1_0 : out std_logic);
end dpram_w;
architecture DEF_ARCH of dpram_w is
component MUX2H
port(A, B, S : in std_logic := 'U'; Y : out std_logic);
end component;
component INV
port(A : in std_logic := 'U'; Y : out std_logic);
end component;
component DFFC
port(CLK, D, CLR : in std_logic := 'U'; Q : out std_logic);
end component;
component OR3
port(A, B, C : in std_logic := 'U'; Y : out std_logic);
end component;
component NAND3
port(A, B, C : in std_logic := 'U'; Y : out std_logic);
end component;
component DFFS
port(CLK, D, SET : in std_logic := 'U'; Q : out std_logic);
end component;
component AND2
port(A, B : in std_logic := 'U'; Y : out std_logic);
end component;
component XOR2
port(A, B : in std_logic := 'U'; Y : out std_logic);
end component;
component AND3
port(A, B, C : in std_logic := 'U'; Y : out std_logic);
end component;
component XOR2FT
port(A, B : in std_logic := 'U'; Y : out std_logic);
end component;
component NAND2FT
port(A, B : in std_logic := 'U'; Y : out std_logic);
end component;
component OR2
port(A, B : in std_logic := 'U'; Y : out std_logic);
end component;
component NAND2
port(A, B : in std_logic := 'U'; Y : out std_logic);
end component;
component GND
port(Y : out std_logic);
end component;
component NAND3FTT
port(A, B, C : in std_logic := 'U'; Y : out std_logic);
end component;
component NOR2FT
port(A, B : in std_logic := 'U'; Y : out std_logic);
end component;
component PWR
port(Y : out std_logic);
end component;
component AND2FT
port(A, B : in std_logic := 'U'; Y : out std_logic);
end component;
component NOR2
port(A, B : in std_logic := 'U'; Y : out std_logic);
end component;
component AO21
port(A, B, C : in std_logic := 'U'; Y : out std_logic);
end component;
component NAND3FFT
port(A, B, C : in std_logic := 'U'; Y : out std_logic);
end component;
signal \dataouts_c[0]\, \dataouts_c[1]\, \dataouts_c[2]\,
\dataouts_c[3]\, \dataouts_c[4]\, \dataouts_c[5]\,
\dataouts_c[6]\, \dataouts_c[7]\, \dataouts_c[8]\,
\dataouts_c[9]\, \dataouts_c[10]\, \dataouts_c[11]\,
\dataouts_c[12]\, \dataouts_c[13]\, \dataouts_c[14]\,
\dataouts_c[15]\, \dataouts_c[16]\, \dataouts_c[17]\,
\dataouts_c[18]\, \dataouts_c[19]\, \dataouts_c[20]\,
\dataouts_c[21]\, \dataouts_c[22]\, \dataouts_c[23]\,
\dataouts_c[24]\, \dataouts_c[25]\, \dataouts_c[26]\,
\dataouts_c[27]\, \dataouts_c[28]\, \dataouts_c[29]\,
\dataouts_c[30]\, \dataouts_c[31]\, \ads_c[0]\,
\ads_c[1]\, \ads_c[2]\, \ads_c[3]\, \ads_c[4]\,
\ads_c[5]\, \ads_c[6]\, \ads_c[7]\, \ads_c[8]\,
\ads_c[9]\, \ads_c[10]\, \ads_c[11]\, \ads_c[12]\,
\ads_c[13]\, \ads_c[14]\, \ces_c\, \rws_c\,
\inrst_c_i_0_9\, \G_3_0_i\, \G_3_0_i_a3\, \G_2\,
\ad_temp_6[9]\, \un1_ad_temp_2_i_i_0_i[10]\,
ad_temp_0_sqmuxa_i_0, \G_2_2\, \ad_temp[9]_net_1\,
G_1_0_0_i, \G_1_0_0\, \G_1_1\, ad_tt_1_sqmuxa,
\cur_state[5]_net_1\, N_26_i, G_2_0_2_i, \G_2_1\,
G_2_0_0_i, un14_ad_temp_1_i, \ad_temp[0]_net_1\,
un14_ad_temp_0_i, \ad_temp[3]_net_1\, \ad_temp[1]_net_1\,
\ad_temp[10]_net_1\, G_4_i, un9_ad_temp_2_i, G_2_1_1_i,
\G_3_0\, G_0_i, \ad_temp[4]_net_1\, G_1_i,
\ad_temp[11]_net_1\, \ad_temp[13]_net_1\,
\ad_temp[12]_net_1\, G_5, G_1_1_0, G_1_0_6,
\ad_temp[2]_net_1\, \DWACT_ADD_CI_0_g_array_1[0]\,
un9_ad_temp_7_i_i, \ad_temp_6[5]\, \un1_ad_temp_2_i[6]\,
\ad_temp[5]_net_1\, G_1_6, G_1_0_0_1, \G_0\,
\DWACT_ADD_CI_0_pog_array_1[0]\,
\DWACT_ADD_CI_0_pog_array_2[0]\, \ad_temp[8]_net_1\,
\DWACT_ADD_CI_0_g_array_2[0]\,
\DWACT_ADD_CI_0_g_array_3[0]\, G_1_2_1, G_1_0_4,
G_1_0_1_0, \DWACT_ADD_CI_0_pog_array_2_1[0]\, G_1_1_0_0,
\ad_temp[14]_net_1\, \G_4\, G_1_3_0,
\DWACT_ADD_CI_0_pog_array_1_5[0]\,
\DWACT_ADD_CI_0_g_array_10[0]\, \G_1\, \G_2_2_0\,
\ad_temp_6[7]\, \un1_ad_temp_2_i[8]\, \ad_temp[7]_net_1\,
G_3, \G_1_0\, \DWACT_ADD_CI_0_pog_array_1_1[0]\,
\ad_temp_i_0_i[6]\, \DWACT_ADD_CI_0_g_array_11[0]\,
\G_1_0_1\, \un9_ad_temp_i\, G_2_2_0_0, \ad_temp_6[11]\,
\un1_ad_temp_2_i[12]\, \G_1_2_0\, G_1_2_3, G_1_2_2,
\DWACT_ADD_CI_0_pog_array_1_3[0]\,
\DWACT_ADD_CI_0_TMP[0]\, \DWACT_ADD_CI_0_g_array_11_1[0]\,
G_1_0_2, G_1_0_1_1, inrst_c_i_0_9_0, inrst_c_i_0_13_0,
\cur_state_1[6]_net_1\, \cur_state[7]_net_1\,
\cur_state_0[6]_net_1\, \cur_state_3[7]_net_1\,
\cur_state_ns[1]\, \cur_state_2[7]_net_1\,
\cur_state_1[7]_net_1\, \cur_state_0[7]_net_1\,
\data_temp_1[1]_net_1\, \data_temp_51\,
\data_temp_0[1]_net_1\, \ad_tt_0[1]_net_1\, \ad_tt_1_84\,
N_229_0, \cur_state[3]_net_1\, N_230_1,
\cur_state[2]_net_1\, N_230_0, inrst_c_i_0_17,
inrst_c_i_0_16, inrst_c_i_0_15, inrst_c_i_0_14,
inrst_c_i_0_13, inrst_c_i_0_12, inrst_c_i_0_11,
inrst_c_i_0_10, \cur_state_i[1]_net_1\,
\cur_state[1]_net_1\, inrst_c_i_0, ad_tt_0_sqmuxa,
\cur_state[8]_net_1\, \cur_state_ns[0]\,
\cur_state_ns_0_a2[0]_net_1\, \cur_state_i_0[0]\,
\datain_temp_83\, \datain_temp[31]_net_1\,
\datain_temp_82\, \datain_temp[30]_net_1\,
\datain_temp_81\, \datain_temp[29]_net_1\,
\datain_temp_80\, \datain_temp[28]_net_1\,
\datain_temp_79\, \datain_temp[27]_net_1\,
\datain_temp_78\, \datain_temp[26]_net_1\,
\datain_temp_77\, \datain_temp[25]_net_1\,
\datain_temp_76\, \datain_temp[24]_net_1\,
\datain_temp_75\, \datain_temp[23]_net_1\,
\datain_temp_74\, \datain_temp[22]_net_1\,
\datain_temp_73\, \datain_temp[21]_net_1\,
\datain_temp_72\, \datain_temp[20]_net_1\,
\datain_temp_71\, \datain_temp[19]_net_1\,
\datain_temp_70\, \datain_temp[18]_net_1\,
\datain_temp_69\, \datain_temp[17]_net_1\,
\datain_temp_68\, \datain_temp[16]_net_1\,
\datain_temp_67\, \datain_temp[15]_net_1\,
\datain_temp_66\, \datain_temp[14]_net_1\,
\datain_temp_65\, \datain_temp[13]_net_1\,
\datain_temp_64\, \datain_temp[12]_net_1\,
\datain_temp_63\, \datain_temp[11]_net_1\,
\datain_temp_62\, \datain_temp[10]_net_1\,
\datain_temp_61\, \datain_temp[9]_net_1\,
\datain_temp_60\, \datain_temp[8]_net_1\,
\datain_temp_59\, \datain_temp[7]_net_1\,
\datain_temp_58\, \datain_temp[6]_net_1\,
\datain_temp_57\, \datain_temp[5]_net_1\,
\datain_temp_56\, \datain_temp[4]_net_1\,
\datain_temp_55\, \datain_temp[3]_net_1\,
\datain_temp_54\, \datain_temp[2]_net_1\,
\datain_temp_53\, \datain_temp[1]_net_1\,
\datain_temp_52\, \datain_temp[0]_net_1\,
\cur_state[4]_net_1\, \data_temp_50\,
\data_temp[0]_net_1\, \ad_49\, \ad_4[14]_net_1\, \ad_48\,
\ad_4[13]_net_1\, \ad_47\, \ad_4[12]_net_1\, \ad_46\,
\ad_4[11]_net_1\, \ad_45\, \ad_4[10]_net_1\, \ad_44\,
\ad_4[9]_net_1\, \ad_43\, \ad_4[8]_net_1\, \ad_42\,
\ad_4[7]_net_1\, \ad_tt[1]_net_1\, \ad_41\,
\ad_4[6]_net_1\, \ad_40\, \ad_4[5]_net_1\,
\un1_cur_state_2_i_a2\, \ad_39\, \ad_4[4]_net_1\, \ad_38\,
\ad_4[3]_net_1\, \ad_37\, \ad_4[2]_net_1\, \ad_36\,
\ad_4[1]_net_1\, \ad_35\, \ad_4[0]_net_1\, dataout_34_0,
\dataout_4[31]_net_1\, dataout_33_0,
\dataout_4[30]_net_1\, \dataout_32\,
\dataout_4[29]_net_1\, \dataout_31\,
\dataout_4[28]_net_1\, \dataout_30\,
\dataout_4[27]_net_1\, \dataout_29\,
\dataout_4[26]_net_1\, \dataout_28\,
\dataout_4[25]_net_1\, \dataout_27\,
\dataout_4[24]_net_1\, \dataout_26\,
\dataout_4[23]_net_1\, \dataout_25\,
\dataout_4[22]_net_1\, \dataout_24\,
\dataout_4[21]_net_1\, \dataout_23\,
\dataout_4[20]_net_1\, \dataout_22\,
\dataout_4[19]_net_1\, \dataout_21\,
\dataout_4[18]_net_1\, \dataout_20\,
\dataout_4[17]_net_1\, \dataout_19\,
\dataout_4[16]_net_1\, \dataout_18\,
\dataout_4[15]_net_1\, \dataout_17\,
\dataout_4[14]_net_1\, \dataout_16\,
\dataout_4[13]_net_1\, \dataout_15\,
\dataout_4[12]_net_1\, \dataout_14\,
\dataout_4[11]_net_1\, \dataout_13\,
\dataout_4[10]_net_1\, \data_temp[1]_net_1\, \dataout_12\,
\dataout_4[9]_net_1\, \cur_state[6]_net_1\, \dataout_11\,
\dataout_4[8]_net_1\, \dataout_10\, \dataout_4[7]_net_1\,
\un1_cur_state_i_a2\, \dataout_9\, \dataout_4[6]_net_1\,
\dataout_8\, \dataout_4[5]_net_1\, \dataout_7\,
\dataout_4[4]_net_1\, \dataout_6\, \dataout_4[3]_net_1\,
\dataout_5\, \dataout_4[2]_net_1\, \dataout_4\,
\dataout_4[1]_net_1\, \dataout_3\, \dataout_4[0]_net_1\,
\rw_2\, \un1_cur_state_1_i_a2\, \ce_1\,
\ad_temp_6[10]_net_1\, I_51, \ad_temp_6[4]_net_1\, I_53,
ad_temp_0_sqmuxa_12_i, ad_temp_0_sqmuxa_10_i,
ad_temp_0_sqmuxa_11_i, \ad_temp_0_sqmuxa_4\,
\ad_temp_0_sqmuxa_6\, ad_temp_0_sqmuxa_9_i,
ad_temp_0_sqmuxa_3_i, ad_temp_0_sqmuxa_1_i,
\DWACT_ADD_CI_0_partial_sum[0]\, I_56, I_52, I_49_0, I_57,
I_55, \DWACT_ADD_CI_0_pog_array_1_2[0]\,
\DWACT_ADD_CI_0_pog_array_1_4[0]\, \VCC\, \GND\
: std_logic;
begin
dataouts_c(31) <= \dataouts_c[31]\;
dataouts_c(30) <= \dataouts_c[30]\;
dataouts_c(29) <= \dataouts_c[29]\;
dataouts_c(28) <= \dataouts_c[28]\;
dataouts_c(27) <= \dataouts_c[27]\;
dataouts_c(26) <= \dataouts_c[26]\;
dataouts_c(25) <= \dataouts_c[25]\;
dataouts_c(24) <= \dataouts_c[24]\;
dataouts_c(23) <= \dataouts_c[23]\;
dataouts_c(22) <= \dataouts_c[22]\;
dataouts_c(21) <= \dataouts_c[21]\;
dataouts_c(20) <= \dataouts_c[20]\;
dataouts_c(19) <= \dataouts_c[19]\;
dataouts_c(18) <= \dataouts_c[18]\;
dataouts_c(17) <= \dataouts_c[17]\;
dataouts_c(16) <= \dataouts_c[16]\;
dataouts_c(15) <= \dataouts_c[15]\;
dataouts_c(14) <= \dataouts_c[14]\;
dataouts_c(13) <= \dataouts_c[13]\;
dataouts_c(12) <= \dataouts_c[12]\;
dataouts_c(11) <= \dataouts_c[11]\;
dataouts_c(10) <= \dataouts_c[10]\;
dataouts_c(9) <= \dataouts_c[9]\;
dataouts_c(8) <= \dataouts_c[8]\;
dataouts_c(7) <= \dataouts_c[7]\;
dataouts_c(6) <= \dataouts_c[6]\;
dataouts_c(5) <= \dataouts_c[5]\;
dataouts_c(4) <= \dataouts_c[4]\;
dataouts_c(3) <= \dataouts_c[3]\;
dataouts_c(2) <= \dataouts_c[2]\;
dataouts_c(1) <= \dataouts_c[1]\;
dataouts_c(0) <= \dataouts_c[0]\;
ads_c(14) <= \ads_c[14]\;
ads_c(13) <= \ads_c[13]\;
ads_c(12) <= \ads_c[12]\;
ads_c(11) <= \ads_c[11]\;
ads_c(10) <= \ads_c[10]\;
ads_c(9) <= \ads_c[9]\;
ads_c(8) <= \ads_c[8]\;
ads_c(7) <= \ads_c[7]\;
ads_c(6) <= \ads_c[6]\;
ads_c(5) <= \ads_c[5]\;
ads_c(4) <= \ads_c[4]\;
ads_c(3) <= \ads_c[3]\;
ads_c(2) <= \ads_c[2]\;
ads_c(1) <= \ads_c[1]\;
ads_c(0) <= \ads_c[0]\;
ces_c <= \ces_c\;
rws_c <= \rws_c\;
inrst_c_i_0_9 <= \inrst_c_i_0_9\;
datain_temp_55 : MUX2H
port map(A => \datain_temp[3]_net_1\, B => data_connect(3),
S => \cur_state_2[7]_net_1\, Y => \datain_temp_55\);
\ad_temp_i_0_14[14]\ : INV
port map(A => inrst_c_0, Y => inrst_c_i_0_14);
\dataout_4[2]\ : MUX2H
port map(A => \data_temp[1]_net_1\, B =>
\datain_temp[2]_net_1\, S => \cur_state[6]_net_1\, Y =>
\dataout_4[2]_net_1\);
\ad_temp_i_0[14]\ : INV
port map(A => inrst_c, Y => inrst_c_i_0);
ad_41 : MUX2H
port map(A => \ad_4[6]_net_1\, B => \ads_c[6]\, S =>
N_229_0, Y => \ad_41\);
\dataout[2]\ : DFFC
port map(CLK => inclk_c, D => \dataout_5\, CLR =>
inrst_c_i_0_14, Q => \dataouts_c[2]\);
\ad_temp_i_0_13_0[14]\ : INV
port map(A => inrst_c_0, Y => inrst_c_i_0_13_0);
\ad_temp_i_0_11[14]\ : INV
port map(A => inrst_c_0, Y => inrst_c_i_0_11);
\ad_temp_i_0_10[14]\ : INV
port map(A => inrst_c_0, Y => inrst_c_i_0_10);
ad_45 : MUX2H
port map(A => \ad_4[10]_net_1\, B => \ads_c[10]\, S =>
N_229_0, Y => \ad_45\);
\dataout_4[27]\ : MUX2H
port map(A => \data_temp_0[1]_net_1\, B =>
\datain_temp[27]_net_1\, S => \cur_state_0[6]_net_1\, Y
=> \dataout_4[27]_net_1\);
G_2 : OR3
port map(A => G_4_i, B => un9_ad_temp_2_i, C => G_2_1_1_i,
Y => \G_2\);
ad_temp_0_sqmuxa_11 : NAND3
port map(A => \ad_temp_0_sqmuxa_4\, B => \ad_temp[9]_net_1\,
C => \ad_temp[10]_net_1\, Y => ad_temp_0_sqmuxa_11_i);
\dataout[1]\ : DFFC
port map(CLK => inclk_c, D => \dataout_4\, CLR =>
inrst_c_i_0_14, Q => \dataouts_c[1]\);
\ad_4[14]\ : MUX2H
port map(A => \ad_tt_0[1]_net_1\, B => \ad_temp[14]_net_1\,
S => \cur_state_3[7]_net_1\, Y => \ad_4[14]_net_1\);
\dataout_4[24]\ : MUX2H
port map(A => \data_temp_0[1]_net_1\, B =>
\datain_temp[24]_net_1\, S => \cur_state_0[6]_net_1\, Y
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