watch.hier_info

来自「运用VHDL语言编写的秒表程序」· HIER_INFO 代码 · 共 67 行

|watch
sel[1] <= selsig[1].DB_MAX_OUTPUT_PORT_TYPE
sel[2] <= selsig[2].DB_MAX_OUTPUT_PORT_TYPE
sel[3] <= selsig[3].DB_MAX_OUTPUT_PORT_TYPE
sel[4] <= selsig[4].DB_MAX_OUTPUT_PORT_TYPE
sel[5] <= selsig[5].DB_MAX_OUTPUT_PORT_TYPE
sel[6] <= selsig[6].DB_MAX_OUTPUT_PORT_TYPE
seg[0] <= segsig[0].DB_MAX_OUTPUT_PORT_TYPE
seg[1] <= segsig[1].DB_MAX_OUTPUT_PORT_TYPE
seg[2] <= segsig[2].DB_MAX_OUTPUT_PORT_TYPE
seg[3] <= segsig[3].DB_MAX_OUTPUT_PORT_TYPE
seg[4] <= segsig[4].DB_MAX_OUTPUT_PORT_TYPE
seg[5] <= segsig[5].DB_MAX_OUTPUT_PORT_TYPE
seg[6] <= segsig[6].DB_MAX_OUTPUT_PORT_TYPE
seg[7] <= <GND>
beginstop => beginstop1.CLK
reset => num6[0].ACLR
reset => num6[1].ACLR
reset => num6[2].ACLR
reset => num6[3].ACLR
reset => num5[0].ACLR
reset => num5[1].ACLR
reset => num5[2].ACLR
reset => num5[3].ACLR
reset => num4[0].ACLR
reset => num4[1].ACLR
reset => num4[2].ACLR
reset => num4[3].ACLR
reset => num3[0].ACLR
reset => num3[1].ACLR
reset => num3[2].ACLR
reset => num3[3].ACLR
reset => num2[0].ACLR
reset => num2[1].ACLR
reset => num2[2].ACLR
reset => num2[3].ACLR
reset => num1[0].ACLR
reset => num1[1].ACLR
reset => num1[2].ACLR
reset => num1[3].ACLR
qq <= qq~reg0.DB_MAX_OUTPUT_PORT_TYPE
cp2 => cp1.CLK
cp2 => count[1].CLK
cp2 => count[2].CLK
cp2 => count[3].CLK
cp2 => count[4].CLK
cp2 => count[5].CLK
cp2 => count[6].CLK
cp2 => count[7].CLK
cp2 => count[8].CLK
cp2 => count[9].CLK
cp2 => count[10].CLK
cp2 => count[11].CLK
cp2 => count[12].CLK
cp2 => count[13].CLK
cp2 => count[14].CLK
cp2 => count[15].CLK
cp2 => count[16].CLK
cp2 => count[17].CLK
cp2 => count[18].CLK
cp2 => count[19].CLK
cp2 => count[20].CLK
cp2 => count[21].CLK
cp2 => count[22].CLK