fifo.v

使用Verilog编写的同步FIFO

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//**模块名称：FIFO
//**功能描述：
//          20080716修改内容：
//           同步FIFO
//           FIFO深度：100    FIFO宽度：8
//           FIFO_WRITE_CLOCK上升沿写入数据，FIFO_READ_CLOCK上升沿读取数据
//           FIFO_FULL高电平表示FIFO满，不允许数据写入
//           FIFO_EMPTY高电平表示FIFO空，不允许数据读取
//           FIFO_RESET高电平复位，正常工作时应为低电平