rs_ccd.tan.rpt

基于CPLD的CCD驱动程序源码

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; Device Name                                                    ; EPM3256AQC208-10   ;      ;    ;             ;
; Timing Models                                                  ; Final              ;      ;    ;             ;
; Default hold multicycle                                        ; Same as Multicycle ;      ;    ;             ;
; Cut paths between unrelated clock domains                      ; On                 ;      ;    ;             ;
; Cut off read during write signal paths                         ; On                 ;      ;    ;             ;
; Cut off feedback from I/O pins                                 ; On                 ;      ;    ;             ;
; Report Combined Fast/Slow Timing                               ; Off                ;      ;    ;             ;
; Ignore Clock Settings                                          ; Off                ;      ;    ;             ;
; Analyze latches as synchronous elements                        ; On                 ;      ;    ;             ;
; Enable Recovery/Removal analysis                               ; Off                ;      ;    ;             ;
; Enable Clock Latency                                           ; Off                ;      ;    ;             ;
; Use TimeQuest Timing Analyzer                                  ; Off                ;      ;    ;             ;
; Number of source nodes to report per destination node          ; 10                 ;      ;    ;             ;
; Number of destination nodes to report                          ; 10                 ;      ;    ;             ;
; Number of paths to report                                      ; 200                ;      ;    ;             ;
; Report Minimum Timing Checks                                   ; Off                ;      ;    ;             ;
; Use Fast Timing Models                                         ; Off                ;      ;    ;             ;
; Report IO Paths Separately                                     ; Off                ;      ;    ;             ;
; Perform Multicorner Analysis                                   ; Off                ;      ;    ;             ;
; Reports the worst-case path for each clock domain and analysis ; Off                ;      ;    ;             ;
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+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary                                                                                                                                                             ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type     ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; CLK             ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
; ACLK            ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'CLK'                                                                                                                                                                                                                                                                ;
+-----------------------------------------+-----------------------------------------------------+---------------------------------+-------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack                                   ; Actual fmax (period)                                ; From                            ; To                                  ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+---------------------------------+-------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A                                     ; 36.23 MHz ( period = 27.600 ns )                    ; lpm_counter:NumVH_rtl_3|dffs[0] ; lpm_counter:Address2_rtl_2|dffs[10] ; CLK        ; CLK      ; None                        ; None                      ; 15.800 ns               ;
; N/A                                     ; 36.23 MHz ( period = 27.600 ns )                    ; lpm_counter:NumVH_rtl_3|dffs[8] ; lpm_counter:Address2_rtl_2|dffs[10] ; CLK        ; CLK      ; None                        ; None                      ; 15.800 ns               ;
; N/A                                     ; 36.23 MHz ( period = 27.600 ns )                    ; lpm_counter:NumVH_rtl_3|dffs[1] ; lpm_counter:Address2_rtl_2|dffs[10] ; CLK        ; CLK      ; None                        ; None                      ; 15.800 ns               ;
; N/A                                     ; 36.23 MHz ( period = 27.600 ns )                    ; lpm_counter:NumVH_rtl_3|dffs[2] ; lpm_counter:Address2_rtl_2|dffs[10] ; CLK        ; CLK      ; None                        ; None                      ; 15.800 ns               ;
; N/A                                     ; 36.23 MHz ( period = 27.600 ns )                    ; lpm_counter:NumVH_rtl_3|dffs[7] ; lpm_counter:Address2_rtl_2|dffs[10] ; CLK        ; CLK      ; None                        ; None                      ; 15.800 ns               ;
; N/A                                     ; 36.23 MHz ( period = 27.600 ns )                    ; lpm_counter:NumVH_rtl_3|dffs[6] ; lpm_counter:Address2_rtl_2|dffs[10] ; CLK        ; CLK      ; None                        ; None                      ; 15.800 ns               ;
; N/A                                     ; 36.23 MHz ( period = 27.600 ns )                    ; lpm_counter:NumVH_rtl_3|dffs[5] ; lpm_counter:Address2_rtl_2|dffs[10] ; CLK        ; CLK      ; None                        ; None                      ; 15.800 ns               ;
; N/A                                     ; 36.23 MHz ( period = 27.600 ns )                    ; lpm_counter:NumVH_rtl_3|dffs[4] ; lpm_counter:Address2_rtl_2|dffs[10] ; CLK        ; CLK      ; None                        ; None                      ; 15.800 ns               ;
; N/A                                     ; 36.23 MHz ( period = 27.600 ns )                    ; lpm_counter:NumVH_rtl_3|dffs[3] ; lpm_counter:Address2_rtl_2|dffs[10] ; CLK        ; CLK      ; None                        ; None                      ; 15.800 ns               ;
; N/A                                     ; 36.23 MHz ( period = 27.600 ns )                    ; lpm_counter:NumVH_rtl_3|dffs[0] ; lpm_counter:Address2_rtl_2|dffs[7]  ; CLK        ; CLK      ; None                        ; None                      ; 15.800 ns               ;
; N/A                                     ; 36.23 MHz ( period = 27.600 ns )                    ; lpm_counter:NumVH_rtl_3|dffs[8] ; lpm_counter:Address2_rtl_2|dffs[7]  ; CLK        ; CLK      ; None                        ; None                      ; 15.800 ns               ;
; N/A                                     ; 36.23 MHz ( period = 27.600 ns )                    ; lpm_counter:NumVH_rtl_3|dffs[1] ; lpm_counter:Address2_rtl_2|dffs[7]  ; CLK        ; CLK      ; None                        ; None                      ; 15.800 ns               ;
; N/A                                     ; 36.23 MHz ( period = 27.600 ns )                    ; lpm_counter:NumVH_rtl_3|dffs[2] ; lpm_counter:Address2_rtl_2|dffs[7]  ; CLK        ; CLK      ; None                        ; None                      ; 15.800 ns               ;
; N/A                                     ; 36.23 MHz ( period = 27.600 ns )                    ; lpm_counter:NumVH_rtl_3|dffs[7] ; lpm_counter:Address2_rtl_2|dffs[7]  ; CLK        ; CLK      ; None                        ; None                      ; 15.800 ns               ;
; N/A                                     ; 36.23 MHz ( period = 27.600 ns )                    ; lpm_counter:NumVH_rtl_3|dffs[6] ; lpm_counter:Address2_rtl_2|dffs[7]  ; CLK        ; CLK      ; None                        ; None                      ; 15.800 ns               ;
; N/A                                     ; 36.23 MHz ( period = 27.600 ns )                    ; lpm_counter:NumVH_rtl_3|dffs[5] ; lpm_counter:Address2_rtl_2|dffs[7]  ; CLK        ; CLK      ; None                        ; None                      ; 15.800 ns               ;
; N/A                                     ; 36.23 MHz ( period = 27.600 ns )                    ; lpm_counter:NumVH_rtl_3|dffs[4] ; lpm_counter:Address2_rtl_2|dffs[7]  ; CLK        ; CLK      ; None                        ; None                      ; 15.800 ns               ;
; N/A                                     ; 36.23 MHz ( period = 27.600 ns )                    ; lpm_counter:NumVH_rtl_3|dffs[3] ; lpm_counter:Address2_rtl_2|dffs[7]  ; CLK        ; CLK      ; None                        ; None                      ; 15.800 ns               ;
; N/A                                     ; 36.23 MHz ( period = 27.600 ns )                    ; lpm_counter:NumVH_rtl_3|dffs[0] ; lpm_counter:Address2_rtl_2|dffs[6]  ; CLK        ; CLK      ; None                        ; None                      ; 15.800 ns               ;
; N/A                                     ; 36.23 MHz ( period = 27.600 ns )                    ; lpm_counter:NumVH_rtl_3|dffs[8] ; lpm_counter:Address2_rtl_2|dffs[6]  ; CLK        ; CLK      ; None                        ; None                      ; 15.800 ns               ;
; N/A                                     ; 36.23 MHz ( period = 27.600 ns )                    ; lpm_counter:NumVH_rtl_3|dffs[1] ; lpm_counter:Address2_rtl_2|dffs[6]  ; CLK        ; CLK      ; None                        ; None                      ; 15.800 ns               ;