c_a.v

GPS中C/A码产生简单的Verilog逻辑产生

module c_a(clk,clr,Q1,Q2,,G1,G2,c_a);
input clk,clr;
output[10:0] Q1,Q2;
output G1,G2,c_a;
reg[10:0] Q1,Q2;
reg G1,G2,c_a;
always @(posedge clk)
  begin 
    if(!clr)
      begin 
        Q1=11'b11111111111;
        Q2=11'b11111111111;
      end
else
    begin
     Q1[0]=Q1[1]^Q1[3]^Q1[4]^Q1[10];
     Q1[10:1]=Q1[10:1]<<1;
     Q1[1]=Q1[0];
     G1=Q1[10];
     Q2[0]=Q2[2]^Q2[5]^Q2[6]^Q2[7]^Q2[8]^Q2[10];
     Q2[10:1]=Q2[10:1]<<1;
     Q2[1]=Q2[0];     
     G2=Q2[10];
     c_a=G1^G2;
    end
 end
endmodule