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Timing Analyzer report for c_a
Fri Feb 27 15:44:33 2009
Version 6.0 Build 178 04/27/2006 SJ Full Version
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; Table of Contents ;
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1. Legal Notice
2. Timing Analyzer Summary
3. Timing Analyzer Settings
4. Clock Settings Summary
5. Clock Setup: 'clk'
6. tsu
7. tco
8. th
9. Timing Analyzer Messages
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; Legal Notice ;
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+------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Timing Analyzer Summary ;
+------------------------------+-------+---------------+------------------------------------------------+------------+------------+------------+----------+--------------+
; Type ; Slack ; Required Time ; Actual Time ; From ; To ; From Clock ; To Clock ; Failed Paths ;
+------------------------------+-------+---------------+------------------------------------------------+------------+------------+------------+----------+--------------+
; Worst-case tsu ; N/A ; None ; 2.525 ns ; clr ; Q1[1]~reg0 ; -- ; clk ; 0 ;
; Worst-case tco ; N/A ; None ; 7.703 ns ; Q1[1]~reg0 ; Q1[0] ; clk ; -- ; 0 ;
; Worst-case th ; N/A ; None ; -1.674 ns ; clr ; Q2[7]~reg0 ; -- ; clk ; 0 ;
; Clock Setup: 'clk' ; N/A ; None ; Restricted to 422.12 MHz ( period = 2.369 ns ) ; Q1[9]~reg0 ; c_a~reg0 ; clk ; clk ; 0 ;
; Total number of failed paths ; ; ; ; ; ; ; ; 0 ;
+------------------------------+-------+---------------+------------------------------------------------+------------+------------+------------+----------+--------------+
+------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Option ; Setting ; From ; To ; Entity Name ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Device Name ; EP1S10F484C5 ; ; ; ;
; Timing Models ; Final ; ; ; ;
; Number of source nodes to report per destination node ; 10 ; ; ; ;
; Number of destination nodes to report ; 10 ; ; ; ;
; Number of paths to report ; 200 ; ; ; ;
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Default hold multicycle ; Same As Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; On ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
; Use TimeQuest Timing Analyzer ; Off ; ; ; ;
+-------------------------------------------------------+--------------------+------+----+-------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk' ;
+-------+------------------------------------------------+-------------+-------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-------+------------------------------------------------+-------------+-------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; Restricted to 422.12 MHz ( period = 2.369 ns ) ; Q1[9]~reg0 ; c_a~reg0 ; clk ; clk ; None ; None ; 1.261 ns ;
; N/A ; Restricted to 422.12 MHz ( period = 2.369 ns ) ; Q2[2]~reg0 ; Q2[1]~reg0 ; clk ; clk ; None ; None ; 1.221 ns ;
; N/A ; Restricted to 422.12 MHz ( period = 2.369 ns ) ; Q2[5]~reg0 ; Q2[1]~reg0 ; clk ; clk ; None ; None ; 1.141 ns ;
; N/A ; Restricted to 422.12 MHz ( period = 2.369 ns ) ; Q1[9]~reg0 ; G1~reg0 ; clk ; clk ; None ; None ; 1.096 ns ;
; N/A ; Restricted to 422.12 MHz ( period = 2.369 ns ) ; Q2[6]~reg0 ; Q2[1]~reg0 ; clk ; clk ; None ; None ; 1.060 ns ;
; N/A ; Restricted to 422.12 MHz ( period = 2.369 ns ) ; Q2[4]~reg0 ; Q2[5]~reg0 ; clk ; clk ; None ; None ; 0.995 ns ;
; N/A ; Restricted to 422.12 MHz ( period = 2.369 ns ) ; Q2[3]~reg0 ; Q2[4]~reg0 ; clk ; clk ; None ; None ; 0.988 ns ;
; N/A ; Restricted to 422.12 MHz ( period = 2.369 ns ) ; Q2[7]~reg0 ; Q2[1]~reg0 ; clk ; clk ; None ; None ; 0.947 ns ;
; N/A ; Restricted to 422.12 MHz ( period = 2.369 ns ) ; Q1[10]~reg0 ; Q1[1]~reg0 ; clk ; clk ; None ; None ; 0.945 ns ;
; N/A ; Restricted to 422.12 MHz ( period = 2.369 ns ) ; Q1[5]~reg0 ; Q1[6]~reg0 ; clk ; clk ; None ; None ; 0.945 ns ;
; N/A ; Restricted to 422.12 MHz ( period = 2.369 ns ) ; Q1[2]~reg0 ; Q1[3]~reg0 ; clk ; clk ; None ; None ; 0.944 ns ;
; N/A ; Restricted to 422.12 MHz ( period = 2.369 ns ) ; Q2[10]~reg0 ; Q2[1]~reg0 ; clk ; clk ; None ; None ; 0.936 ns ;
; N/A ; Restricted to 422.12 MHz ( period = 2.369 ns ) ; Q2[8]~reg0 ; Q2[1]~reg0 ; clk ; clk ; None ; None ; 0.932 ns ;
; N/A ; Restricted to 422.12 MHz ( period = 2.369 ns ) ; Q2[8]~reg0 ; Q2[9]~reg0 ; clk ; clk ; None ; None ; 0.932 ns ;
; N/A ; Restricted to 422.12 MHz ( period = 2.369 ns ) ; Q2[9]~reg0 ; Q2[10]~reg0 ; clk ; clk ; None ; None ; 0.894 ns ;
; N/A ; Restricted to 422.12 MHz ( period = 2.369 ns ) ; Q2[9]~reg0 ; c_a~reg0 ; clk ; clk ; None ; None ; 0.872 ns ;
; N/A ; Restricted to 422.12 MHz ( period = 2.369 ns ) ; Q1[4]~reg0 ; Q1[5]~reg0 ; clk ; clk ; None ; None ; 0.866 ns ;
; N/A ; Restricted to 422.12 MHz ( period = 2.369 ns ) ; Q2[2]~reg0 ; Q2[3]~reg0 ; clk ; clk ; None ; None ; 0.866 ns ;
; N/A ; Restricted to 422.12 MHz ( period = 2.369 ns ) ; Q1[3]~reg0 ; Q1[1]~reg0 ; clk ; clk ; None ; None ; 0.860 ns ;
; N/A ; Restricted to 422.12 MHz ( period = 2.369 ns ) ; Q1[3]~reg0 ; Q1[4]~reg0 ; clk ; clk ; None ; None ; 0.859 ns ;
; N/A ; Restricted to 422.12 MHz ( period = 2.369 ns ) ; Q1[8]~reg0 ; Q1[9]~reg0 ; clk ; clk ; None ; None ; 0.858 ns ;
; N/A ; Restricted to 422.12 MHz ( period = 2.369 ns ) ; Q2[7]~reg0 ; Q2[8]~reg0 ; clk ; clk ; None ; None ; 0.854 ns ;
; N/A ; Restricted to 422.12 MHz ( period = 2.369 ns ) ; Q2[5]~reg0 ; Q2[6]~reg0 ; clk ; clk ; None ; None ; 0.851 ns ;
; N/A ; Restricted to 422.12 MHz ( period = 2.369 ns ) ; Q2[6]~reg0 ; Q2[7]~reg0 ; clk ; clk ; None ; None ; 0.735 ns ;
; N/A ; Restricted to 422.12 MHz ( period = 2.369 ns ) ; Q2[1]~reg0 ; Q2[2]~reg0 ; clk ; clk ; None ; None ; 0.730 ns ;
; N/A ; Restricted to 422.12 MHz ( period = 2.369 ns ) ; Q1[7]~reg0 ; Q1[8]~reg0 ; clk ; clk ; None ; None ; 0.727 ns ;
; N/A ; Restricted to 422.12 MHz ( period = 2.369 ns ) ; Q1[1]~reg0 ; Q1[2]~reg0 ; clk ; clk ; None ; None ; 0.725 ns ;
; N/A ; Restricted to 422.12 MHz ( period = 2.369 ns ) ; Q1[6]~reg0 ; Q1[7]~reg0 ; clk ; clk ; None ; None ; 0.724 ns ;
; N/A ; Restricted to 422.12 MHz ( period = 2.369 ns ) ; Q1[9]~reg0 ; Q1[10]~reg0 ; clk ; clk ; None ; None ; 0.722 ns ;
; N/A ; Restricted to 422.12 MHz ( period = 2.369 ns ) ; Q1[4]~reg0 ; Q1[1]~reg0 ; clk ; clk ; None ; None ; 0.642 ns ;
; N/A ; Restricted to 422.12 MHz ( period = 2.369 ns ) ; Q2[9]~reg0 ; G2~reg0 ; clk ; clk ; None ; None ; 0.635 ns ;
; N/A ; Restricted to 422.12 MHz ( period = 2.369 ns ) ; Q1[1]~reg0 ; Q1[1]~reg0 ; clk ; clk ; None ; None ; 0.389 ns ;
+-------+------------------------------------------------+-------------+-------------+------------+----------+-----------------------------+---------------------------+-------------------------+
+-------------------------------------------------------------------+
; tsu ;
+-------+--------------+------------+------+-------------+----------+
; Slack ; Required tsu ; Actual tsu ; From ; To ; To Clock ;
+-------+--------------+------------+------+-------------+----------+
; N/A ; None ; 2.525 ns ; clr ; Q1[1]~reg0 ; clk ;
; N/A ; None ; 2.364 ns ; clr ; G1~reg0 ; clk ;
; N/A ; None ; 2.364 ns ; clr ; G2~reg0 ; clk ;
; N/A ; None ; 2.364 ns ; clr ; c_a~reg0 ; clk ;
; N/A ; None ; 2.006 ns ; clr ; Q2[1]~reg0 ; clk ;
; N/A ; None ; 1.892 ns ; clr ; Q1[8]~reg0 ; clk ;
; N/A ; None ; 1.891 ns ; clr ; Q1[5]~reg0 ; clk ;
; N/A ; None ; 1.890 ns ; clr ; Q1[6]~reg0 ; clk ;
; N/A ; None ; 1.890 ns ; clr ; Q1[10]~reg0 ; clk ;
; N/A ; None ; 1.888 ns ; clr ; Q1[3]~reg0 ; clk ;
; N/A ; None ; 1.884 ns ; clr ; Q1[2]~reg0 ; clk ;
; N/A ; None ; 1.883 ns ; clr ; Q1[7]~reg0 ; clk ;
; N/A ; None ; 1.882 ns ; clr ; Q1[4]~reg0 ; clk ;
; N/A ; None ; 1.881 ns ; clr ; Q1[9]~reg0 ; clk ;
; N/A ; None ; 1.877 ns ; clr ; Q2[4]~reg0 ; clk ;
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