_primary.vhd

来自「学习verilog的一些资料。是脉宽调制控制的题目」· VHDL 代码 · 共 22 行

library verilog;
use verilog.vl_types.all;
entity test6 is
    generic(
        IDLE            : integer := 1;
        GET_H_IS_0      : integer := 2;
        GET_H_IS_1      : integer := 4;
        GET_L           : integer := 8;
        \WAIT\          : integer := 1;
        \END\           : integer := 2
    );
    port(
        rst             : in     vl_logic;
        mclk            : in     vl_logic;
        byte_sel        : in     vl_logic;
        wr_n            : in     vl_logic;
        db              : in     vl_logic_vector(7 downto 0);
        byte_rdy        : out    vl_logic;
        pwm             : out    vl_logic
    );
end test6;