mac.v

来自「如何使用ISE和FPGA使用指南里面附带许多实验」· Verilog 代码 · 共 56 行

module mac(input clk, 
	   input reset, 
	   input dv_enable,
	   input [7:0] rd_data_cha, 
	   input [7:0] rd_data_chb, 
	   input [7:0] rd_data_chc, 
	   input [7:0] rd_data_chd, 
	   input [3:0] data_valid, 
	   output [20:0] mac_cha, 
	   output [20:0] mac_chb, 
	   output [20:0] mac_chc, 
	   output [20:0] mac_chd, 
	   output [3:0] mac_dv);

    mac_ch mac_cha_inst
      (.clk(clk), 
       .reset(reset), 
       .data_valid(data_valid[0]), 
       .data_ch(rd_data_cha), 
       .mac_data(mac_cha), 
       .mac_data_valid(mac_dv[0]), 
       .dv_enable(dv_enable));

    mac_ch mac_chb_inst
      (.clk(clk), 
       .reset(reset), 
       .data_valid(data_valid[1]), 
       .data_ch(rd_data_chb), 
       .mac_data(mac_chb), 
       .mac_data_valid(mac_dv[1]), 
       .dv_enable(dv_enable));

    mac_ch mac_chc_inst
      (.clk(clk), 
       .reset(reset), 
       .data_valid(data_valid[2]), 
       .data_ch(rd_data_chc), 
       .mac_data(mac_chc), 
       .mac_data_valid(mac_dv[2]), 
       .dv_enable(dv_enable));

    mac_ch mac_chd_inst
      (.clk(clk), 
       .reset(reset), 
       .data_valid(data_valid[3]), 
       .data_ch(rd_data_chd), 
       .mac_data(mac_chd), 
       .mac_data_valid(mac_dv[3]), 
       .dv_enable(dv_enable));
endmodule // mac