uart_top.fit.rpt

来自「实现FPGA和上位机的串口通信」· RPT 代码 · 共 463 行 · 第 1/5 页

; Final Placement Optimizations                      ; Automatically                  ; Automatically                  ;
; Fitter Aggressive Routability Optimizations        ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                      ; 1                              ; 1                              ;
; Slow Slew Rate                                     ; Off                            ; Off                            ;
; PCI I/O                                            ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                              ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                          ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                 ; Off                            ; Off                            ;
; Auto Packed Registers -- Cyclone                   ; Auto                           ; Auto                           ;
; Auto Delay Chains                                  ; On                             ; On                             ;
; Auto Merge PLLs                                    ; On                             ; On                             ;
; Perform Physical Synthesis for Combinational Logic ; Off                            ; Off                            ;
; Perform Register Duplication                       ; Off                            ; Off                            ;
; Perform Register Retiming                          ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining             ; Off                            ; Off                            ;
; Fitter Effort                                      ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                    ; Normal                         ; Normal                         ;
; Logic Cell Insertion - Logic Duplication           ; Auto                           ; Auto                           ;
; Auto Register Duplication                          ; Auto                           ; Auto                           ;
; Auto Global Clock                                  ; On                             ; On                             ;
; Auto Global Register Control Signals               ; On                             ; On                             ;
; Stop After Congestion Map Generation               ; Off                            ; Off                            ;
; Use smart compilation                              ; Off                            ; Off                            ;
+----------------------------------------------------+--------------------------------+--------------------------------+


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in C:/altera/70/qdesigns/PROGRAM/UART/uart_top.pin.


+----------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Usage Summary                                                                                              ;
+---------------------------------------------+------------------------------------------------------------------------------+
; Resource                                    ; Usage                                                                        ;
+---------------------------------------------+------------------------------------------------------------------------------+
; Total logic elements                        ; 682 / 12,060 ( 6 % )                                                         ;
;     -- Combinational with no register       ; 162                                                                          ;
;     -- Register only                        ; 228                                                                          ;
;     -- Combinational with a register        ; 292                                                                          ;
;                                             ;                                                                              ;
; Logic element usage by number of LUT inputs ;                                                                              ;
;     -- 4 input functions                    ; 213                                                                          ;
;     -- 3 input functions                    ; 72                                                                           ;
;     -- 2 input functions                    ; 134                                                                          ;
;     -- 1 input functions                    ; 146                                                                          ;
;     -- 0 input functions                    ; 117                                                                          ;
;                                             ;                                                                              ;
; Logic elements by mode                      ;                                                                              ;
;     -- normal mode                          ; 590                                                                          ;
;     -- arithmetic mode                      ; 92                                                                           ;
;     -- qfbk mode                            ; 48                                                                           ;
;     -- register cascade mode                ; 0                                                                            ;
;     -- synchronous clear/load mode          ; 193                                                                          ;
;     -- asynchronous clear/load mode         ; 326                                                                          ;
;                                             ;                                                                              ;
; Total registers                             ; 520 / 12,567 ( 4 % )                                                         ;
; Total LABs                                  ; 86 / 1,206 ( 7 % )                                                           ;
; Logic elements in carry chains              ; 100                                                                          ;
; User inserted logic elements                ; 0                                                                            ;
; Virtual pins                                ; 0                                                                            ;
; I/O pins                                    ; 28 / 173 ( 16 % )                                                            ;
;     -- Clock pins                           ; 1 / 2 ( 50 % )                                                               ;
; Global signals                              ; 8                                                                            ;
; M4Ks                                        ; 6 / 52 ( 12 % )                                                              ;
; Total memory bits                           ; 23,552 / 239,616 ( 10 % )                                                    ;
; Total RAM block bits                        ; 27,648 / 239,616 ( 12 % )                                                    ;
; PLLs                                        ; 0 / 2 ( 0 % )                                                                ;
; Global clocks                               ; 8 / 8 ( 100 % )                                                              ;
; Average interconnect usage                  ; 1%                                                                           ;
; Peak interconnect usage                     ; 5%                                                                           ;
; Maximum fan-out node                        ; clk                                                                          ;
; Maximum fan-out                             ; 249                                                                          ;
; Highest non-global fan-out signal           ; sld_signaltap:auto_signaltap_0|sld_ela_control:ela_control|trigger_setup_ena ;
; Highest non-global fan-out                  ; 88                                                                           ;
; Total fan-out                               ; 2919                                                                         ;
; Average fan-out                             ; 4.06                                                                         ;
+---------------------------------------------+------------------------------------------------------------------------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                                                                                                                                                        ;
+-------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name        ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+-------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; RxD         ; 222   ; 2        ; 12           ; 27           ; 1           ; 5                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; clk         ; 28    ; 1        ; 0            ; 15           ; 2           ; 249                   ; 0                  ; yes    ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; reset_n     ; 233   ; 2        ; 6            ; 27           ; 0           ; 30                    ; 0                  ; yes    ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; send        ; 234   ; 2        ; 6            ; 27           ; 1           ; 8                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; send_bus[0] ; 156   ; 3        ; 53           ; 16           ; 2           ; 3                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; send_bus[1] ; 213   ; 2        ; 18           ; 27           ; 1           ; 3                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; send_bus[2] ; 95    ; 4        ; 28           ; 0            ; 0           ; 3                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;