footvhdl.vhd

工程中使用的一段资源管理vhdl程序,有简单的分频代码等

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;


ENTITY CPLD_MPU1 is
port 
( 

   BOE1,BOE2,BOE3,BOE4,BOE5,BOE6,BOE7,BOE8						  :out  std_logic; 
   BOE9,BOE10,BOE11,BOE12,BOE13,BOE14,BOE15,BOE16					  :out  std_logic;
   RESET										  :in   std_logic

------------------------------------
);

END CPLD_MPU1;


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-------------------------------------------------------------------------

ARCHITECTURE archCPLD_MPU1 of CPLD_MPU1 is
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  signal C4                                                                               :std_logic;
  signal C8                                                                               :std_logic;
  signal nC4                                                                              :std_logic;
  signal nC8                                                                              :std_logic;
  signal Exfio_d1                                                                         :std_logic;
  signal Exfio_d2                                                                         :std_logic;
  signal Exfio_d3                                                                         :std_logic;
  signal Excnt2048                                                                        :std_logic_vector(10 downto 0);

----------------------------------------------
BEGIN
	BOE1<='1';
	BOE2<='1';
	BOE3<='1';
	BOE4<='1';
	BOE5<='1';
	BOE6<='1';
	BOE7<='1';
	BOE8<='0';
	BOE9<='1';
	BOE10<='1';
	BOE11<='1';
	BOE12<='1';
	BOE13<='1';
	BOE14<='1';
	BOE15<='1';
	BOE16<='1';
--@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@timing generate@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@



--@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@timing generate@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@



END archCPLD_MPU1;